| 主权项 |
1.一种半导体记忆体装置的资料存取方法,其用以进行对于一外部装置之输入/输出资料的外部存取操作,以及进行对于该外部装置不进行输入/输出资料操作的对应内部存取操作之更新操作,其中,当比较于在外部存取操作时位元线配对的差分放大时间时,在更新操作时位元线配对之差分放大时间被形成较短。2.依据申请专利范围第1项之半导体记忆体装置之资料存取方法,其中在写入操作时位元线配对之差分放大时间被形成较长于在外部存取操作之内读取操作中位元线配对的差分放大时间。3.依据申请专利范围第1项之半导体记忆体装置之资料存取方法,其中差分放大时间被定义为从外部存取操作或更新操作开始直至在位元线配对之电压达到预定电压之后的时间。4.依据申请专利范围第1项之半导体记忆体装置之资料存取方法,其中差分放大时间是等于在位元线配对的差分放大操作开始之后且直至一位元线从记忆胞被切断所定义的时间持续。5.依据申请专利范围第1项之半导体记忆体装置之资料存取方法,其中差分放大时间是等于从字组线之致动信号、感应放大器之致动信号、或与该等致动信号同步之信号被产生起并且直至字组线不被致动为止所定义的时间持续。6.依据申请专利范围第1项之半导体记忆体装置之资料存取方法,其中该更新操作与该外部存取操作同步地被执行。7.依据申请专利范围第1项之半导体记忆体装置之资料存取方法,其中在该外部存取操作与该更新操作竞争之情况时,资料存取方法拥有仲裁功能而使外部存取/更新操作之任何一组以最优先顺序被执行,并且在先前执行之操作已经被达成之后其他操作以预定时序再次地被操作。8.依据申请专利范围第7项之半导体记忆体装置之资料存取方法,其中该预定时序对应至接续先前所执行操作之完成的最短时序。9.依据申请专利范围第7项之半导体记忆体装置之资料存取方法,其中该先前所执行操作之完成被形成符合于在被差分放大的位元线配对等化操作被完成的时序。10.依据申请专利范围第1项之半导体记忆体装置之资料存取方法,其中该更新操作依据半导体记忆体装置之内部控制而自动地被启动。11.一种半导体记忆体装置之资料存取方法,其用以进行对于一外部装置之输入/输出资料的外部存取操作,并且进行对应于在该外部存取操作时间周期时自动地被启动之内部存取操作之更新操作,其中,当比较于在外部存取操作时位元线配对的差分放大时间时,在更新操作时位元线配对之差分放大时间被形成较短。12.依据申请专利范围第11项之半导体记忆体装置之资料存取方法,其中在写入操作时位元线配对之差分放大时间被形成较长于在外部存取操作之内读取操作中位元线配对的差分放大时间。13.依据申请专利范围第11项之半导体记忆体装置之资料存取方法,其中差分放大时间被定义为从外部存取操作或更新操作开始直至在位元线配对之电压达到预定电压之后的时间。14.依据申请专利范围第11项之半导体记忆体装置之资料存取方法,其中在先前执行之外部存取操作中已经被差分放大的位元线配对之等化操作达成后,更新操作之执行依序地开始。15.依据申请专利范围第11项之半导体记忆体装置之资料存取方法,其中该更新操作与该外部存取操作同步地被执行。16.一种半导体记忆体装置,其具有用以对于一外部装置进行输入/输出资料的外部存取操作,以及对于该外部装置不进行资料输入/输出操作的更新操作,该半导体记忆体装置包含有:一组第一计时器部份,用以依据一外部存取操作开始要求信号而量测作为位元线配对之差分放大时间的第一时间;以及一组第二计时器部份,用以依据一更新操作开始要求信号而量测作为位元线配对之差分放大时间的第二时间,该第二时间是较短于该第一时间。17.依据申请专利范围第16项之半导体记忆体装置,其中第一计时器部份包含:一组读取计时器部份,用以在外部存取操作是读取操作之情况中,量测作为位元线配对之差分放大时间的读取放大时间;以及一组写入计时器部份,用以在外部存取操作是写入操作之情况中,量测作为位元线配对之差分放大时间的写入放大时间,该写入放大时间是较长于该读取放大时间。18.依据申请专利范围第17项之半导体记忆体装置,其中该半导体记忆体装置进一步地包含:一组第一辅助计时器部份,用以量测相对于该读取放大时间之该写入放大时间的增加部份;并且其中该写入计时器部份包含该读取计时器部份及该第一辅助计时器部份。19.依据申请专利范围第16项之半导体记忆体装置,其进一步地包含至少(1)和(2)之一组,亦即:(1)一组第二辅助计时器部份;及(2)一组辅助读取计时器部份和一组辅助写入计时器部份;(1)和(2)皆用以量测相对于该第二时间之被增加的部份;其中至少(3)和(4)之一组,亦即,(3)第一计时器部份,及(4)一组读取计时器部份和写入计时器部份,由包含(5)或(6)者所构成,亦即:(5)一组第二计时器部份和第二辅助计时器部份;或(6)至少第二计时器部份及辅助读取计时器部份和辅助写入计时器部份组合之一组。20.依据申请专利范围第16项之半导体记忆体装置,其中该差分放大时间是在一字组线之致动信号、一感应放大器之致动信号、或与该等致动信号同步之信号被使用作为开始点的状况之下被量测。21.依据申请专利范围第16项之半导体记忆体装置,其中该字组线依据该第一计时器部份之输出信号或该第二计时器部份之输出信号而不被致动。22.依据申请专利范围第16项之半导体记忆体装置,其中该更新操作与该外部存取操作同步地被执行。23.依据申请专利范围第22项之半导体记忆体装置,其中在该外部存取操作与该更新操作竞争之情况下,资料存取方法拥有仲裁外部存取/更新操作之任何一组以最优先顺序被执行之功能,并且在先前执行之操作已被达成之后其他操作以预定时序再次地被操作。图式简单说明:第1图是用以说明本发明第一原理的说明图形;第2图是用以说明本发明第二原理的说明图形;第3图是用以指示应用本发明之资料输入/输出通道的电路方块图;第4图是用以表示依据本发明第一实施例之不致动时序可变化电路的电路配置图;第5图是用以指示第一实施例特定范例之电路图;第6图是用以表示依据本发明第二实施例之不致动时序可变化电路的电路配置图;第7图是用以指示第二实施例特定范例之电路图;第8图是用以表示依据本发明第三实施例之不致动时序可变化电路的电路配置图;第9图是用以指示第三实施例特定范例之电路图;第10图是用以指示同步型式之半导体记忆体装置阵列长度(1)操作的时序图;第11图是用以展示更新操作被嵌进(第四实施例)阵列长度(1)之操作情况的时序图;第12图是用以指示同步型式之半导体记忆体装置多重阵列长度(8)操作的时序图;第13图是用以展示更新操作被嵌进(第五实施例)多重阵列长度(8)之操作情况的时序图;第14图是用以指示先前技术之外部控制更新操作的时序图;第15图是用以展示在先前技术更新操作中周期时间延伸之波形图;第16图是用以展示在先前技术假性SRAM中执行之更新操作的时序图;第17图是用以指示在分别的操作模式中位元线配对放大操作之比较的波形图;及第18图是用以指示在先前技术之资料输入/输出通道的电路方块图。 |
