| 主权项 |
1.一种于半导体基板内(100)制造一动态记忆体单元之方法,该动态记忆体单元包含:一沟槽式电容器(1),其具有方块型内部电极(102)、一环绕该内部电极之介电绝层(103)、以及一形成之至少部份环绕该介电中介层之外部电极(105);以及一选择电晶体(2),其具有第一电极区(204)、一藉由绝缘层和一控制电极分隔之通道区(205)、以及形成之第二电极区(203);一形成于选择电晶体(2)及沟槽式电容器(1)间之介电绝缘层(107,201);以及该选择电晶体之第一电极区(204)建置于该沟槽式电容器之方块型内部电极(102)之上,且藉由位于该介电绝缘层内之接触开口(215)和该电极连接,该接触开口配赋有电导填覆层(214),其特征为:为产生介电绝缘层(107,201),一第一薄介电绝缘层(107)将置于具有沟槽式电容器(1)之半导体基板(100)上,一第二薄介电绝缘层(201)将置于第二半导体基板(200)上,且具有第二薄介电绝缘层之第二半导体基座将对第一薄介电绝缘层进行压覆俾以晶片接合方法转化成机械式固定连接。2.如申请专利范围第1项之方法,其特征为:选择电晶体(2)在晶片接合步骤后,建置于第二半导体基板(200)内,该半导体基板(200)将进入一支撑准备步骤以达形成选择电晶体所需之厚度。3.如申请专利范围第1或第2项之方法,其特征为:一介电绝缘层(104)沈积于半导体基板(100)上,该绝缘层作为一遮罩用于沟槽式电容器(1)之沟槽(101)蚀刻,俾以自我对准方式完全包覆该沟槽式电容器,在该情况中,为能形成该沟槽式电容器,一埋藏掺杂区(105)会作为外部电极,而一薄储存介电层(103)则作为介电绝缘层,且一沟槽填覆体(102)则作为内部电极。4.如申请专利范围第1至第2项之方法,其特征为:建置字元线路(207,208),接触开口(213)透过一自我对准接触窗口处理作业建置于该二字元线(207,208)间之区域内。5.一种具有一动态记忆体单元之半导体记忆体,其具有一沟槽式电容器(1)及一选择电晶体(2),该沟槽式电容器(1)包含:方块型内部电极(102)、一环绕该内部电极之介电绝层(103)、以及一至少部份环绕该电中介层之外部电极(105);以及一选择电晶体(2)包含:第一电极区(204)、一藉由绝缘层(206)和一控制电极(207)分隔之通道区(205)、以及第二电极区(203);该选择电晶体(2)之配置在于使其藉由介电绝缘层(107,201)和沟槽式电容器(1)分隔;以及该选择电晶体之第一电极区(203)必须建置于该沟槽式电容器(1)之方块型内部电极(103)之上,且藉由位于该介电绝缘层内之接触开口(213)和该电极连接,该接触开口配赋有电导填覆层(214),其特征为:介电绝缘层(107,201)包含:第一薄介电绝缘层(107)位于具有沟槽式电容器(1)之半导体基板(100)上,以及第二薄介电绝缘层(201)位于第二半导体基板(200)上,且第一薄介电绝缘层和第二薄介电绝缘层间存在一机械式固定连接。6.如申请专利范围第5项之半导体记忆体,其特征为:沟槽式电容器(1)具有一埋藏掺杂区(105)作为外部电极,一薄储存介电层(103)作为介电中介层,且一沟槽填覆体(102)作为内部电极,该埋藏掺杂区配置于一介电绝缘层(104)之下,其完全包覆该薄储存介电层及沟槽填覆体之上半部区域。7.如申请专利范围第5或第6项之半导体记忆体,其特征为:选择电晶体(2)之第一电极区(203)、通道区(205)及之第二电极区(204)建构于半导体层(200)之上,该半导体层系配置于介电绝缘层(107,201)之上,其包覆该沟槽式电容器。8.如申请专利范围第7项之半导体记忆体,其特征为:选择电晶体(2)藉由半导体层(200)内之场域绝缘区(202)侧面和相邻记忆体单元之选择电晶体绝缘。9.如申请专利范围第5至第6项任一项之半导体记忆体,其特征为:两条字元线(207)及(208)建置于半导体层(200)内,该接触开口(213)建构于该二字元线路之间。10.如申请专利范围第5至第6项任一项之半导体记忆体,其特征为:接触开口(213)建置于沟槽式电容器(1)之内部电极(102)之上,接触开口(213)之电导填覆层(214)藉由一环套层(215)于其下半区域构成侧面介电绝缘,且在上半区域和选择电晶体(2)之第一电极区(204)构成接触连接。图式简单说明:图1显示一DRAM中之动态记忆体单元电路图;且图2A至2E显示依据本发明之具体实施例,其依据本发明制造一DRAM记忆体单元。 |
