| 主权项 |
1.一种半导体记忆体中记忆体单元阵列之记忆体单元之制造方法,一具有一当作记忆体单元节点的电极及一当作该记忆体单元阵列的共用反电极之第二电极的电容器形成于一半导体基材中,然后一场效电晶体(FET)产生于该电容器上方,该电晶体连接至该电容器的记忆体单元接点,连接至一字线及一位元线,其特征为-二平行且具有第一深度(13)的第一沟渠(10)蚀刻于该半导体基材(1)中,在该沟渠之间形成一由该半导体基材之材料制成的卷筒(11),其具有二垂直于该基材表面而行进的长侧,该卷筒之位于该长侧之间的窄侧至少间接连接至该半导体基材(1),-然后,该卷筒(11)的下侧(15)切开,且与该半导体基材(1)分离,-该卷筒(11)在其二长侧及在其目前自由的下侧(15)具备一封闭的介电质(19),-然后,该第一沟渠(10)由半导体材料(20)充填,-该场效电晶体接着施加在该卷筒(11)的顶侧或该卷筒(11)的上方,且连接至该卷筒(11)而成为记忆体节点,-然后,施加该字(26)与位元线(28),而该场效电晶体系接触连接,及-在上述过程步骤之一以前,该卷筒(11)的窄侧与该半导体基材(1)电绝缘。2.如申请专利范围第1项之方法,其特征为该场效电晶体施加至该卷筒(11)而成为垂直场效电晶体。3.如申请专利范围第1或2项之方法,其特征为藉由横交于该第一沟渠(10)而蚀刻第二沟渠(5),在该卷筒(11)的窄侧制造电绝缘,该第二沟渠(5)形成该卷筒(11)的窄侧,具有第二深度(12),该第二沟渠(5)具备一至少在该卷筒(11)的窄侧之电绝缘层且接着充填,该第二深度(12)至少等于该第一深度(13)。4.如申请专利范围第3项之方法,其特征为该第二深度(12)比该第一深度(13)深。5.如申请专利范围第3项之方法,其特征为在蚀刻该第一沟渠(10)以前引导该第二沟渠(5)。6.如申请专利范围第1或2项之方法,其特征为该半导体基材由矽组成。7.如申请专利范围第3项之方法,其特征为在蚀刻该第二沟渠(5)以后,该第二沟渠(5)的区域具有氧化矽层(6),其相对于该第二沟渠(5)的宽度而言系薄,且该第二沟渠(5)接着由掺杂的聚矽(7)充填。8.如申请专利范围第1或2项之方法,其特征为于蚀刻该第一沟渠(10)以后,氧化矽(14)沈积于其内侧,接着再移除该第一沟渠(10)下区域中的该氧化矽,然后执行蚀刻操作,其在所移除的氧化矽层(14)区域中将该第一沟渠(10)过切,且使该第一沟渠在该卷筒(11)下方互相连接。图式简单说明:图1a至8a显示一记忆体单元阵列之细节的平视图,记忆体单元阵列具有在相随的过程步骤中依据本发明而制造之记忆体单元,及图1b、2b、3b、3c、4b、4c、5b、5c、6b、6c、7b、7c、8b与8c显示个别沿着附图a所示的剖面线而通过记忆体单元阵列的剖面图。 |
