| 主权项 |
1.一种半导体记忆装置,系具有可执行资料之读出与写入的动作状态、以及保持着上述资料的待机状态之半导体记忆装置,其特征为:具备有记忆单元阵列,系包含有行列状配置之复数记忆单元;以及更新控制电路,系将上述复数记忆单元所保持的资料予以更新,上述更新控制电路,具备:产生第1更新周期之第1更新周期产生电路,第2更新周期产生电路,系产生较第1更新周期时间更短周期之第2更新周期;以及更新执行电路,系在藉由第1更新周期产生电路产生第1更新周期之后更新动作成为可能时执行更新动作,且当较藉由第1更新周期产生电路所产生之第1更新周期时间更长期间内尚未执行更新动作的情况,在此长期间内或于此长期间结束时,以藉由第2更新周期产生电路所产生的第2更新周期为基础,连续地实施更新动作。2.如申请专利范围第1项之半导体记忆装置,其中,上述更新执行电路,更具备有检测较第1更新周期时间更长期间未执行更新动作的检测电路。3.如申请专利范围第2项之半导体记忆装置,其中,上述检测电路具备计数器,系在被要求更新动作的状态下,对第1更新周期进行计数,当计数器计数第1更新周期之计数达指定次数以上之情况时,便检测为属于上述长期间。4.如申请专利范围第1至3项中任一项之半导体记忆装置,其中,上述半导体记忆装置系为接收外部的输出致能信号或写入致能信号,而开始记忆单元阵列之内部列系动作的半导体记忆装置;上述更新执行电路,系当外部的输出致能信号或写入致能信号,长期间持续着活化状态,且较由第1更新周期产生电路所产生第1更新周期时间更长期间内尚未执行更新动作之情况,使外部的输出致能信号、或写入致能信号转成非活化状态,并在内部列系动作成为非活化的期间中,整合略过以第1更新周期为基础之更新动作的部分,再以第2更斯周期为基础而实施更新动作。5.如申请专利范围第1至3项中任一项之半导体记忆装置,其中,上述第2更新周期产生电路,系当较由第1更新周期产生电路所产生第1更新周期时间更长期间内尚未执行更新动作之情况,在实施更新动作之时便产生第2更新周期。6.如申请专利范围第1至3项中任一项之半导体记忆装置,其中,上述半导体记忆装置系为接收外部位址变化并开始记忆单元阵列之内部列系动作的半导体记忆装置;上述更新执行电路,系当持续着位址未变化之状态,并较经第1更新周期产生电路所产生第1更新周期时间更长期间内并未执行更新动作之情况,使外部的输出致能信号或写入致能信号转成非活化状态,并在内部列系动作成为非活化的期间中,将略过以第1更新周期为基础的更新动作之部分进行整合,再以第2更新周期为基础而实施更新动作。7.如申请专利范围第6项之半导体记忆装置,其中,上述更新执行电路,系在持续着位址未变化之状态,并较经第1更新周期产生电路所产生第1更新周期时间更长期间内并未执行更新动作之情况,在外部的输出致能信号或写入致能信号呈非活化状态时,将使内部列系动作停止。8.如申请专利范围第6项之半导体记忆装置,其中,上述更新执行电路,系当持续着位址末变化之状态,并较经第1更新周期产生电路所产生第1更新周期时间更长期间内并未执行更新动作之情况,若外部输出致能信号或写入致能信号转成非活化状态的话,便将略过以第1更新周期为基础的更新动作之部分进行整合,再以第2更新周期为基础而实施更新动作,在该次数结束时,便以此为基础而将列系动作再次活化。9.如申请专利范围第4项之半导体记忆装置,其中,上述更新执行电路,系将以第2更新周期为基础且整合实施的上述更新动作,在外部之输出致能信号或写入致能信号非活化之后再活化,同时当外部之输出致能信号或写入致能信号非活化之后,较指定期间更快速被活化之情况,则未予实施。10.如申请专利范围第6项之半导体记忆装置,其中,上述更新执行电路,系将以第2更新周期为基础且整合实施的上述更新动作,在外部之输出致能信号或写入致能信号非活化之后再活化,同时当外部之输出致能信号或写入致能信号非活化之后较指定期间更快速被活化之情况,则未予实施。11.如申请专利范围第1至3项中任一项之半导体记忆装置,其中,上述半导体记忆装置系为接收外部位址变化并开始记忆单元阵列之内部列系动作的半导体记忆装置,上述更新执行电路系当持续着位址长期间未变化之状态的情况,在辨识此状态之后,再以下一位址变化为基础,将略过以第1更新周期为基础的更新动作之部分进行整合,再以第2更新周期为基础而实施更新动作。12.如申请专利范围第1至3项中任一项之半导体记忆装置,其中,上述半导体记忆装置系为接收外部位址变化并开始记忆单元阵列之内部列系动作的半导体记忆装置,上述更新执行电路,系当持续着位址未变化之状态,并较由第1更新周期产生电路所产生第1更新周期时计更长期间内未执行更新动作的情况,使列系动作非活化,并将略过以第1更新周期为基础之更新动作的部分整合,再以第2更新周期为基础而实施更新动作,在该次数的更新动作结束时,便将列系动作再次活化。图式简单说明:图1为说明长周期与更新动作之关联用的时序图。图2为本发明之DRAM整体方块图。图3为第1发明之实施形态的更新控制电路图。图4为丛讯更新产生电路的图。图5为产生int/RE、int/WE、int/OE信号的电路图。图6为丛讯更新控制电路图。图7为丛讯更新控制电路的时序图。图8为丛讯更新停止电路图。图9为更新期间产生电路的电路图。图10为通常周期时的更新控制电路之动作图。图11为长周期时的更新控制电路之动作图。图12为位址触发式之更新期间信号产生动作图。图13为产生int/RAS信号的电路图。图14为显示位址触发式之长周期时的更新动作的时序图。图15为显示当长周期后的/OE或/WE为"H"之期间较指定期间为短之情况的更新控制的时序图。图16为显示长周期时,无/OE或/WE="H"期间之限制的更新动作例之时序图。图17为显示长周期时,无/OE或/WE="H"期间之限制的更新动作之第2例时序图。图18为执行图17之处理的更新控制电路的图。图19为供说明习知DRAM中之错误动作用的时序图。 |
