半导体装置之电浆损害防护电路

摘要

本发明揭示一种防护装置及积体电路之制造方法以防护电浆损害及制造期间相关的电荷损害。此防护装置包含一动态起始电压之NMOS/PMOS对，其具有各自的闸极端耦接至形成有通道区之半导体本体。配合适当的金属连接，此结构于制造期间用以防护积体电路装置上电浆电荷损害，亦可被操作，用以防护电路操作期间的异常电压。伍、(一)、本案代表图为：第_6_图(二)、本案代表图之元件代表符号简单说明：115~节点；112~PMOS电晶体；113~NMOS电晶体；114、124、125~导线；100~基底；101~电源供应端；102~接地端；110~阵列；111~记忆结构；120~字元线解码器；121~位元线解码器；122~模式控制逻辑；123~电荷帮浦；L1、L2~电流路径；V1、V2~电压；WL1~字元线；

主权项

1.一种积体电路装置,包括:一装置基底;一积体电路,位于该装置基底上,用以在制造期间防护电浆损害,该积体电路耦接至一节点,且该节点在操作期间有施加复数操作电压;一金氧半导体电晶体,位于该装置基底上,具有一闸极、一半导体本体,耦接至该闸极、以及一源极与一汲极,位于该半导体本体中;该金氧半导体电晶体之该源极及该汲极之一系耦接至该节点,另一该金氧半导体电晶体之该源极及该汲极系耦接至一参考接地;在制造期间,该金氧半导体电晶体之该闸极系浮接,且于操作期间,耦接至该等操作电压以偏压处于常闭状态之该金氧半导体电晶体。2.如申请专利范围第1项所述之积体电路装置,其中该积体电路更包括一记忆阵列,其具有一字元线,且该节点耦接于该字元线。3.如申请专利范围第1项所述之积体电路装置,其中该积体电路更包括一记忆阵列,其具有复数SONOS记忆单元,且一字元线耦接至一别的该等SONOS记忆单元及该节点耦接于该字元线。4.如申请专利范围第1项所述之积体电路装置,其中该积体电路具有一电荷帮浦,位于该装置基底上,用以供应该等操作电压。5.如申请专利范围第1项所述之积体电路装置,其中该装置基底更包括一p型半导体材料;且该金氧半导体电晶体包含一p型金氧半导体电晶体,其包括一n型井,位于该装置基底中,以作为一半导体本体,及p型源极及汲极区,位于该n型井中。6.如申请专利范围第1项所述之积体电路装置,其中该装置基底更包括一p型半导体材料;且该金氧半导体电晶体包含一n型金氧半导体电晶体,其包括一n型井,位于该装置基底中、一p型井,位于该n型井中,以作为一半导体本体、及n型源极及汲极区,位于该p型井中。7.一积体电路装置,包括:一装置基底;一非挥发记忆电路,位于该装置基底上,以在制造期间防护电浆损害,该记忆电路包含复数字元线,耦接至该记忆电路中的复数记忆单元,至少一该等字元线耦接至一节点,在复数操作电压施加于该等字元线期间,该记忆电路具有复数操作模式;一p型金氧半导体装置,位于该装置基底上,具有一闸极、一半导体本体,耦接至该闸极、及一源极与一汲极,位于该半导体本体中;一n型金氧半导体装置,位于该装置基底上,具有一闸极、一半导体本体,耦接至该闸极、及一源极与一汲极,位于该半导体本体中;以及该p型金氧半导体装置之该源极及该汲极之一系耦接至该节点,另一该金氧半导体装置之该源极及该汲极系耦接至一参考接地;该n型金氧半导体装置之该源极及该汲极之一系耦接至该节点,另一该金氧半导体装置之该源极及该汲极系耦接至一参考接地;在制造期间,该p型金氧半导体装置之该闸极系浮接,且于操作期间耦接至一如该高操作电压一样高之电压;以及在制造期间,该n型金氧半导体装置之该闸极系浮接,且于操作期间耦接至一如该低操作电压一样低之电压。8.如申请专利范围第7项所述之积体电路装置,其中该等操作模式包含一读取模式、一程式化模式、及一抹除模式。9.如申请专利范围第7项所述之积体电路装置,其中该等操作模式包含一读取模式、一程式化模式、及一抹除模式,且其中在程式化模式期间,一程式化电压施加于该字元线,且该p型金氧半导体装置之该闸极接收一高于该程式化电压之电压。10.如申请专利范围第7项所述之积体电路装置,其中该等操作模式包含一读取模式、一程式化模式、及一抹除模式,且其中在抹除模式期间,一抹除电压施加于该字元线,且该n型金氧半导体装置之该闸极接收一低于该抹除电压之电压。11.如申请专利范围第7项所述之积体电路装置,其中该记忆电路包含复数SONOS记忆单元。12.如申请专利范围第7项所述之积体电路装置,更包含一电荷帮浦电路,位于该装置基底上。13.如申请专利范围第7项所述之积体电路装置,其中该装置基底更包括一p型半导体材料;该p型金氧半导体装置包括一n型井,位于该装置基底中,以作为一半导体本体,及p型源极及汲极区,位于该n型井中;及该n型金氧半导体装置包括一n型井,位于该装置基底中、一p型井位于该n型井中,以作为一半导体本体、及n型源极及汲极区,位于该p型井中。14.一种制造积体电路装置之方法,包括:在一装置基底上形成一积体电路,该电路具有一节点,以避免电浆损害;在该装置基底上形成一p型金氧半导体装置,其具有一闸极、一半导体本体,耦接至该闸极、及一源极与一汲极,位于该半导体本体中;在该装置基底上形成一n型金氧半导体装置,其具有一闸极、一半导体本体,耦接至该闸极、及一源极与一汲极,位于该半导体本体中;耦接该p型金氧半导体装置之该源极及该汲极之一至该节点,且耦接另一该金氧半导体装置之该源极及该汲极至一参考接地;耦接该n型金氧半导体装置之该源极及该汲极之一至该节点,且耦接另一该金氧半导体装置之该源极及该汲极至一参考接地;在曝露该积体电路于电浆之制造期间,浮接该p型金氧半导体装置之该闸极及该n型金氧半导体装置之该闸极;于操作期间提供该装置基底上的电路以偏压该p型金氧半导体装置之该闸极至一如该积体电路之该高操作电压一样高之电压;以及于操作期间提供该装置基底上的电路以偏压该n型金氧半导体装置之该闸极至一如该积体电路之该低操作电压一样低之电压。15.如申请专利范围第14项所述之制造积体电路装置之方法,其中该积体电路更包括一记忆阵列,具有一字元线,且该节点系耦接至该字元线。16.如申请专利范围第14项所述之制造积体电路装置之方法,其中该积体电路更包括一记忆阵列,包含复数SONOS记忆单元,且一字元线耦接至一列的该等SONOS记忆单元及该节点耦接于该字元线。17.如申请专利范围第14项所述之制造积体电路装置之方法,其中该低操作电压系一负电压,且该高操作电压系一正电压。18.如申请专利范围第14项所述之制造积体电路装置之方法,其中该积体电路更包含一电荷帮浦电路,位于该装置基底上,且利用该电荷帮浦以提供至少一该高操作电压及低操作电压。19.如申请专利范围第14项所述之制造积体电路装置之方法,其中该装置基底更包括一p型半导体材料;该p型金氧半导体装置包括一n型井,位于该装置基底中,以作为一半导体本体,及p型源极及汲极区,位于该n型井中;及该n型金氧半导体装置包括一n型井,位于该装置基底中、一p型井位于该n型井中,以作为一半导体本体、及n型源极及汲极区,位于该p型井中。图式简单说明:第1A及1B图系绘示出传统的接面式防护装置。第2图系绘示出一浮接闸极曝露于紫外射线之习知技术。第3图系绘示出一SONOS装置曝露于紫外射线。第4图系绘示出根据本发明之包含防护装置之积体电路方块示意图。第5图系绘示出根据本发明一实施例之防护装置剖面示意图。第6图系绘示出根据本发明之包含防护装置之积体电路记忆装置方块示意图。