内建自我测试电路中最终资讯的记录及其方法

摘要

一种积体电路具有一内建自行测试(BIST)控制器(10)，该控制器具有对复接记忆器(44，46，48，50)供给测试演算法资讯之一定序器(16)该定序器监定拟予以实施之测试演算法以及各复接记忆器介面(32，34，36，38)解译该定序器之输出及完成在各复接记忆器上之演算法。各复接记忆器可为不同或相同之有关类型，尺寸资料宽度等。藉复接记忆器介面提供适应性以编成每一记忆器之测试演算法，但仍保有监定测试演算法单一来源之优点，使各记忆器为非依电性，将关于测试演算法之定时资讯存储于各记忆器中，当测试演算法失效或完成执行时，适切之BIST资讯被存储于各复接记忆器之非用户可致讯空间。

主权项

1.一种完成具有一记忆器的一积体电路之内建自行测试之方法,包含:提供耦合于该记忆器之一测试装置,用以执行在该记忆器上之多次演算法,从第一次演算法开始,及分析从执行各演算法所得之结果;至少执行该第一次演算法;以及至少储存若干结果于该记忆器中。2.根据申请专利范围第1项之方法,其中该测试装置包含一定序器装置及一记忆器介面装置。3.一种积体电路,包含:一记忆器阵列;及耦合于该记忆器阵列之测试装置,用以在该记忆器上执行一测试演算法,从执行该测试演算法获得结果,及储存至少若干测试结果于该记忆器阵列中。4.根据申请专利范围第3项之积体电路,其中该测试装置之另具特点为确定该记忆器阵列是否已使测试演算法失误。5.根据申请专利范围第4项之积体电路,其中该测试装置另具特点为如若该记忆器阵列已使测试演算法失误,则提供失误资料。6.根据申请专利范围第5项之积体电路,其中该失误资料包含监定该记忆器阵列所失误之测试演算法之资讯。7.根据申请专利范围第5项之积体电路,其中该失误资料包含在该记忆器阵列中发现之何种资料构成失误之资讯。8.根据申请专利范围第5项之积体电路,其中该失误资料包含监定其中记忆器阵列所失误之记忆器阵列位址之资讯。9.根据申请专利范围第3项之积体电路,其中测试装置包含一定序器装置及耦合于记忆器阵列与该定序器装置间之一记忆器介面。图式简单说明:图1以方块图形式说明根据本发明之一具体实例之内建自行测试系统;图2以方块图形式说明图1中内建自行测试系统之定序器之一种形式;图3以方块图形式说明图1中内建自行测试系统之记忆器介面之一的形式;及图4以方块图形式说明图1中内建自行测试系统之联合介面之形式;图5以图解形式说明与图1中内建自行测试系统之演算法起始形式结合之信号;图6以图解形式说明与图1中内建自行测试系统之顺序演算法执行方式结合之信号;及图7以图解形式说明与图1中内建自行测试系统之重复演算法执行方式结合之信号。