| 主权项 |
1.一种记忆体电路,其具有: 用于储存资料之实际晶胞阵列; 一种用于自该实际晶胞阵列之资料产生用于产生 一同位位元或一错误校正码(下文简称ECC)之电路 同位或ECC产生电路; 一组用于储存该同位位元或该ECC之同位或ECC晶胞 阵列; 一个更新控制电路,其以一预定周期产生一内部更 新请求信号,随之依据一更新位址回复该实际晶胞 阵列,及在一内部更新请求操作与一读取请求同时 发生时,先行处理针对该实际晶胞阵列之更新操作 ; 一资料回复区段,其依据读自该同位或ECC晶胞阵列 之该同位位元或ECC来回复读自已先行处理过更新 操作之该实际晶胞阵列的资料; 一用于经该资料回复区段输出来自该实际晶胞阵 列之资料的输出电路;及 一个测试控制电路,其在一第一测试模式下禁止针 对该实际晶胞阵列之更新操作,藉以输出读自该实 际晶胞阵列之资料,且在一第二测试模式下,控制 该输出电路以输出读自该同位或该ECC晶胞阵列之 资料。2.依据申请专利范围第1项之记忆体电路,其 中响应于一第一测试命令,该测试控制电路受控于 该第一测试模式下,且响应于不同于该第一测试命 令之一第二测试命令,该测试控制电路受控于该第 二测试模式下。3.依据申请专利范围第1项之记忆 体电路,其中响应于一测试命令,该测试控制电路 进入一测试模式,且在该测试模式下,依据一外部 信号之状态在该第一测试模式与该第二测试模式 间做切换。4.依据申请专利范围第3项之记忆体电 路,其中该外部信号包含一个不包含于该测试模式 下的一个操作命令内的一个信号。5.依据申请专 利范围第1项之记忆体电路,其中在该第一测试模 式下,该资料回复区段之一回复功能被禁止,且该 实际晶胞阵列之资料自该输出电路输出而不被回 复。6.一种记忆体电路,包含: 一用于储存资料之实际晶胞阵列; 一用于自该实际晶胞阵列之资料产生一同位位元 或一错误校正码(下文称ECC)之一同位或ECC产生电 路; 一用于储存该同位位元或ECC之同位或ECC晶胞阵列; 一资料回复区段,其依据读自该同位或ECC晶胞阵列 之该同位位元或ECC,来回复自该实际晶胞阵列读出 之资料; 一输出电路,其经该资料回复区段输出来自该实际 晶胞阵列之资料;以及 一测试控制电路,其在一测试模式下禁止该读出资 料被该资料回复区段所回复。7.一种记忆体电路, 其具有: 一组用于储存资料之实际晶胞阵列; 一用于自该实际晶胞阵列之资料产生一同位位元 或一错误校正码(以下称ECC)之同位或ECC产生电路; 一用于储存该同位位元或ECC之同位或ECC晶胞阵列; 一资料回复区段,其依据读自该同位或ECC晶胞阵列 之该同位位元或ECC,来回复读自该实际晶胞阵列之 资料;以及 一输出电路,其输出来自该实际晶胞阵列之资料; 一测试控制电路,其在一测试模式下控制该输出电 路,以输出读自该同位或ECC晶胞阵列之资料。8.一 种记忆体电路,其具有: 一用于储存资料之实际晶胞阵列; 一用于自该实际晶胞阵列之资料产生一同位位元 或一错误校正码(以下称ECC)之同位或ECC产生电路; 一用于储存该同位位元或ECC之同位或ECC晶胞阵列; 一资料回复区段,其依据读自该同位或ECC晶胞阵列 之该同位位元或ECC,来回复读自该实际晶胞阵列之 资料; 一输出电路,其经该资料回复区段输出来自该实际 晶胞阵列之资料; 一测试控制电路,其在一第一测试模式下禁止该资 料回复区段内之读出资料回复,且在一第二测试模 式下控制该输出电路以输出读自该同位或ECC晶胞 阵列之资料。9.依据申请专利范围第8项之记忆体 电路,其中响应于一第一测试命令,该测试控制电 路受控于该第一测试模式下,且响应于不同于该第 一测试命令之一第二测试命令,该测试控制电路受 控于该第二测试模式下。10.依据申请专利范围第8 项之记忆体电路,其中响应于一测试命令,该测试 控制电路进入一测试模式,且在该测试模式下,依 据一外部信号之状态在该第一测试模式与该第二 测试模式间做切换。11.一种记忆体电路,其具有: 一组用于储存资料之实际晶胞阵列; 一用于自该实际晶胞阵列之资料产生一同位位元 或一错误校正码(以下称ECC)之同位或ECC产生电路; 一用于储存该同位位元或ECC之同位或ECC晶胞阵列; 一资料回复区段,其依据读自该同位或ECC晶胞阵列 之该同位位元或ECC,来回复读自该实际晶胞阵列之 资料; 一输出电路,其输出来自该实际晶胞阵列之资料; 以及 一测试控制电路,其在一测试模式下控制自该同位 或ECC晶胞阵列读出之资料,以及控制自该实际晶胞 阵列读出之资料分别输出。12.一种半导体记忆体, 其包含: 多组实际晶胞阵列,其具有用于储存经多数个资料 端子供应之各写入资料的一些记忆体晶胞; 一用于产生该等写入资料之同位资料的同位产生 电路; 一图案产生电路,其在一测试模式下产生一测试图 案,并输出该产生的测试图案至一供该写入资料用 之传输路径; 一第一开关电路,其在一正常操作模式下选择该同 位资料,而在该测试模式下选择部分该等写入资料 ; 一同位晶胞阵列,其具有用于储存该同位资料或由 该第一开关电路选择之该等写入资料部分之记忆 体晶胞; 一同位测试电路,其在该正常操作模式下,根据于 读自该等实际晶胞阵列之实际读出资料及读自该 同位晶胞阵列之该同位读出资料回复该等写入资 料;以及 一测试判断电路,其在该测试模式下,接收读自该 等实际晶胞阵列之实际读出资料与读自该同位晶 胞阵列之该同位读出资料,并藉由比较该实际读出 资料和同位读出资料与一期望値来判断一测试结 果。13.依据申请专利范围第12项之半导体记忆体, 其中该等实际晶胞阵列之该等记忆体晶胞各包含 一用于储存该等写入资料做为电荷之电容器;用于 重写保存于该等记忆体晶胞内之该等写入资料的 更新操作接续地针对各该实际晶胞阵列施行;且该 同位测试电路重现该等正遭遇更新操作之实际晶 胞阵列的该等写入资料。14.如申请专利范围第12 项之半导体记忆体,其中该同位测试电路检测自该 等实际晶胞阵列读出之该实际读出资料内之错误, 并校正此错误以产生校正资料。15.如申请专利范 围第12项之半导体记忆体,其中该同位晶胞阵列具 有与该实际晶胞阵列相同的储存容量与结构。16. 依据申请专利范围第12项之半导体记忆体,其包含 一第二开关电路,其在该正常操作模式下分别输出 该等写入资料至该等实际晶胞阵列,并在该测试模 式下输出由该第一开关电路选择之该等写入资料 部分至该等实际晶胞阵列做为共同写入资料。17. 依据申请专利范围第12项之半导体记忆体,其中在 该正常操作模式下,由该同位产生资料电路产生之 同位资料经该第一开关电路写入该同位晶胞阵列, 且在该测试模式下,部分由该图案产生电路产生之 该测试图案经该第一开关电路被写入该同位晶胞 阵列。18.如申请专利范围第17项之半导体记忆体, 其包含一第二开关电路,其在该正常操作模式下分 别供应该等写入电路至该等实际晶胞阵列,且在该 测试模式下,供应由该第一开关电路选择之一部分 该等写入资料至该等实际晶胞阵列做为共同写入 资料。图式简单说明: 第1图显示本发明实施例之记忆体电路的整个组态 。 第2图显示本发明实施例之写入电路。 第3图显示本发明实施例之读取电路。 第4图系显示一同位位元计算电路及比较电路之电 路图。 第5图系显示一回复电路之电路图。 第6图系一能够输出一同位晶胞阵列资料之输出控 制电路的电路图。 第7图系本发明实施例之测试模式的第一时脉图。 第8图系本发明实施例之测试模式的第二时脉图。 第9图显示一对照第二时脉图之读取电路。 第10图显示一对照第二时脉图之输出控制电路。 第11图系显示本发明半导体记忆体之第二实施例 的方块图。 第12图系显示详细的第11图中之同位测试电路。 第13图系显示详细的第11图中之开关电路。 第14图系显示本发明半导体记忆体之另一第二实 施例的方块图。 第15图系显示详细的第14图中之开关电路的电路图 。 第16图系显示本发明半导体记忆体之又另一种第 二实施例的方块图。 第17图系显示发明本案前所研究之习知半导体记 忆体的方块图。 第18图系显示发明本案前所研究之另一习知半导 体记忆体的方块图。 第19系显示一传统DRAM之下线电路图。 |
