| 主权项 |
1.一种快取记忆体更新资料之架构,应用于一区域 处理器的快取系统,以存取一主通道转接器之接收 资料,前述主通道转接器让一主中央处理单元能够 连结到无限频织网传输网路上,包含: 一缓冲记忆体,以暂存所接收之接收资料,且前述 缓冲记忆体区分出若干缓冲区块; 一快取记忆体,设置于前述区域处理器内,藉由映 射至一记忆体空间以定址到前述缓冲区块;以及 一资料载入机制,将每一前述缓冲区块映射至前述 记忆体空间的多个不同位址区,藉由该区域处理器 读取有关于前述缓冲区块的不同位址区时,使该快 取记忆体发生快取未中状况,而载入该缓冲区块的 资料,俾使前述快取记忆体获得更新的接收标头。 2.如申请专利范围第1项所述之快取记忆体更新资 料之架构,其中前述缓冲记忆体暂存之接收资料为 封包标头。3.如申请专利范围第1项所述之快取记 忆体更新资料之架构,其中前述缓冲记忆体之缓冲 区块轮流映射至前述记忆体空间。4.如申请专利 范围第3项所述之快取记忆体更新资料之架构,其 中前述区域处理器依序读取前述记忆体空间的位 址时,使该快取记忆体发生快取未中状况,而载入 该缓冲区块更新的接收资料。5.一种快取记忆体 更新资料之架构,应用于一处理器的快取系统,包 含: 一外部记忆体,以暂存该处理器所接收之资料,前 述外部记忆体区分出若干缓冲区块; 一快取记忆体,设置于前述区域处理器内,藉由映 射至一记忆体空间以定址到前述缓冲区块;以及 一资料载入机制,将每一前述缓冲区块轮流映射至 前述记忆体空间,藉由该处理器依序读取前述记忆 体空间的位址时,使该快取记忆体发生快取未中状 况,而载入该缓冲区块更新的接收资料。6.如申请 专利范围第5项所述之快取记忆体更新资料之架构 ,其中前述外部记忆体的一缓冲区块强迫映射至前 述记忆体空间的多个不同位址区。7.如申请专利 范围第6项所述之快取记忆体更新资料之架构,其 中前述处理器读取有关于前述缓冲区块的不同位 址区,使该快取记忆体发生快取未中状况,进而载 入该缓冲区块更新的接收资料。8.一种快取记忆 体更新资料之方法,应用于一处理器的快取系统, 包含: 区分前述处理器的外部记忆体为若干缓冲区块,以 暂存该处理器所接收之资料; 定址一记忆体空间的不同位址区于前述外部记忆 体的同一缓冲区块;以及 该处理器读取前述不同位址区时,使快取系统会发 生快取未中的状况,而依前述不同位址区的定址以 载入前述外部记忆体的相同缓冲区块,进而获得该 缓冲区块更新的资料。9.一种快取记忆体更新资 料之方法,应用于一处理器的快取系统,包含: 区分一外部记忆体为若干缓冲区块,以暂存该处理 器所接收之资料; 轮流映射前述若干缓冲区块至一记忆体空间;以及 该处理器依序读取前述记忆体空间时,使快取系统 会发生快取未中的状况,轮流载入前述缓冲区块的 内容,进而获得该缓冲区块更新的资料。10.一种快 取记忆体更新资料之方法,应用于一处理器的快取 记忆体,包含: 区分一外部记忆体为若干缓冲区块,以暂存该处理 器所接收之资料; 轮流映射前述若干缓冲区块至一记忆体位址范围, 该快取记忆体可定址前述记忆体位址范围;以及 该处理器依序读取前述记忆体位址范围时,使快取 记忆体会发生快取未中的状况,轮流载入前述缓冲 区块的资料,进而获得该缓冲区块更新的资料。图 式简单说明: 图一为无限频织网传输技术封包接收架构之方块 图。 图二为本发明快取记忆体更新资料架构之封包接 收方块图。 图三为本发明快取记忆体更新资料之示意图。 图四为本发明外部记忆体缓冲区块映射之记忆体 空间之位址示意图。 |
