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Die Erfindung betrifft eine Anordnung und ein Verfahren zum Testen einer Vielzahl von Halbleiterchips (7) auf Waferebene, bei der bzw. dem eine Zwischenverdrahtungsebene (10) mit einem globalen Testbus (12) und Testpads (11) auf die Oberfläche des Wafers (6) aufgetragen wird.
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