时钟同步延迟控制电路

摘要

一种时钟同步延迟控制电路，该电路能在使内部时钟同步、进行数据传送的系统中，使该内部时钟与外部时钟正确同步。外部时钟CK经由缓冲器，变为具有偏离D1的内部时CLK。该内部时钟CLK通过经由具有延迟量A的延迟电路32、形成延迟量2×Δ的延迟单元阵列33-1～33-n以及具有延迟量D2的延迟电路34，变成校正内部时钟CK’，与外部时钟CK同步。各延迟单元具备状态保持部；前向脉冲经过的延迟单元，固定维持于状态保持部所定的状态。由此，可正确形成延迟量2×Δ。

主权项

1.一种延迟阵列，其特征在于：该延迟阵列由多个串联而成的延迟单元构成；各延迟单元由使前向脉冲仅延迟一定的延迟量再传送至后一级延迟单元上的前向脉冲延迟电路、使后向脉冲仅延迟一定的延迟量再传送至前一级延迟单元上的后向脉冲延迟电路、内部时钟脉冲未输入至前述多个延迟单元时，若输入前述前向脉冲，则设定为置位状态，前述内部时钟脉冲输入至前述多个延迟单元时，若输入前述后向脉冲，则设定为复位状态的状态保持部所构成；前述前向脉冲被输入至第一级延迟单元、在前述内部时钟脉冲输入至前述多个延迟单元时，前述后向脉冲的前沿在状态保持部呈复位状态的延迟单元中最靠近前述第一级延时单元的延迟单元中形成，前述后向脉冲从前述第一级延迟单元输出。