发明名称 测试半导体晶圆内缺陷之方法及其装置
摘要 一种测试半导体晶圆内缺陷之测试结构及使用此测试结构之测试方法。上述测试结构包括排列于一阵列中之导电单元,及连接至上述导电单元之测试垫,上述导电单元包括紧密间隔或内连式导电路径,上述测试垫分成X组及Y组,施加一高电压至一对测试垫X(i)、X(i+1),施加一低电压至一对测试垫Y(j)、Y(j+1),其余测试垫则浮接。量测由测试垫X流往测试垫Y的电流I(i,j),若上述电流I(i, j)为局部最大量,则上述导电单元U(i,j)具有一短路缺陷。
申请公布号 TW567328 申请公布日期 2003.12.21
申请号 TW091100037 申请日期 2002.01.03
申请人 台湾积体电路制造股份有限公司 发明人 董易谕;郑价言;徐清祥
分类号 G01R31/28 主分类号 G01R31/28
代理机构 代理人 洪澄文 台北市大安区信义路四段二七九号三楼;颜锦顺 台北市大安区信义路四段二七九号三楼
主权项 1.一种侦测半导体晶圆中缺陷之测试结构,包括:一导电单元阵列,具有一上侧、一下侧、一左侧及一右侧;一第一组测试垫,连接至位于上述阵列左侧之导电单元;一第二组测试垫,连接至位于上述阵列右侧之导电单元;一第三组测试垫,连接至位于上述阵列上侧之导电单元;一第四组测试垫,连接至位于上述阵列下侧之导电单元;一第一组导电路径,上述第一组导电路径中每一者,延伸穿过上述导电单元之一列,并连接上述第一组测试垫中之一者至上述第二组测试垫中之一者;一第二组导电路径,上述第二组导电路径中每一者,延伸穿过上述导电单元之一行,并连接上述第三组测试垫中之一者至上述第四组测试垫中之一者;其中施加一组既定测试信号至上述第一、第二、第三及第四组测试垫,藉由量测来自上述第一、第二、第三及第四测试垫之反应信号,即可侦测一缺陷的位置。2.如申请专利第1项所述之测试结构,其中上述导电单元之阵列标示成U (i, j);其中该组既定测试信号包括施加至上述第一组测试垫X(i)中之一者以及上述第二组测试垫X(i+1)中之一者之一高电压信号,以及施加至上述第三组测试垫Y(i)中之一者及上述第四组测试垫Y(j+1)中之一者之一低电压信号,其余之测试垫则浮接;其中量测由上述测试垫X(i)、X(i+1)流往上述测试垫Y(j)、Y(j+1)之上述电流I(i, j),若上述电流I(i, j)为一局部电流最大量,则于导电单元U(i, j)上之缺陷为一短路缺陷。3.如申请专利范围第1项所述之测试结构,其中上述导电单元包括内网曲折型导电路径。4.如申请专利范围第3项所述之测试结构,其中上述导电路径包括一顶部路径及一底部路径,上述顶部路径具有导电部分及非导电部分之交替部分,上述底部路径具有导电部分及非导电部分之交替部分,且上述顶部路径之导电部分藉由接触通道连接至上述底部路径之导电部分。5.如申请专利范围第1项所述之测试结构,其中上述导电单元包括紧密间隔之曲折型导线。6.如申请专利范围第3项所述之测试结构,其中上述导电单元包括紧密间隔之梳子型导线。图式简单说明:第1(a)图为具有曲折型导线之一测试结构。第1(b)图为具有测试垫及一具有导电部分及通道的曲折结构之一测试结构。第2图为测试晶圆之示意图,其中(a)表示一具有测试晶方之测试晶圆,(b)表示一具有一个以上缺陷之晶方,以及(c)表示一分割于数个不同子区域之晶方。第3图为一含有49条导电单元及16个测试垫之测试晶方的示意图。第4(a)图表示一含有49条导电单元及16个测试垫之测试晶方。第4(b)图表示一含有9个导电单元之测试晶方。第4(c)图表示于Y方向、X方向上各含有4条导电路径之一测试晶方的一部分。第5(a)图显示一测试晶方之顶部电部分、底部导电部分及接触窗的细部图。第5(b)图为上述顶部导电部分、底部导电部分以接触窗之剖面图。第6(a)图表示一可用以测量一晶圆接触通道(contactvia)中之缺陷的测试结构。第6(b)图表示一可用以测量一晶圆堆叠通道链(stacked via chains)中之缺陷的测试结构。第6(c)图表示一可用以测量一晶圆堆叠通道链(stacked via chains)中之缺陷的测试结构。第7(a)图表示一用以测量导电层之开路缺陷及短路缺陷的测试结构。第7(b)图表示一测试晶方700之6个导电单元的放大图。第7(c)图表示第7(b)图中导电单元702之一部分708的放大图。第8(a)图表示一可用以测量缺陷之具有符合设计法则之最大线宽及最小间距的测试结构。第8(b)图表示一晶方之6个导电单元的放大图。第8(c)图系表示第8(b)图中区域808之放大图。第8(d)图系表示测试结构之基本要件。第9图表示一用以判别一测试晶方之导电单元之短路缺陷之方法的流程图。第10图为一含有排列于4乘4矩阵中之16个测试垫及导电单元之一测试结构的示意图。第11图为一含有64个导电单元及32个测试垫,以测试接触孔及堆叠通道链之开路及短路缺陷的测试晶方。第12(a)图表示一用以测量一密集导电层之开路及短路缺陷的测试结构。第12(b)图表示一测试结构之9个导电单元的放大图。第13(a)图表示一可用以测量缺陷之具有符合设计法则之最大线宽及最小间距的测试结构。第13(b)图表示由紧密间隔梳子型导线所构成之导电单元细部示意图。第14(A)及14(B)图为使用测试晶方以测量短路缺陷之方法的流程图。第15图表示一含有排列于8乘8矩阵中之25个测试垫及64条导电单元的测试结构之概略图。第16图表示一含有49条导电单元及22个测试垫,以测试接触孔及堆叠通道链之开路及短路缺陷的测试晶方。第17(a)图为一用以密集导电层之开路缺陷及短路缺陷的测试晶方。第17(b)图表示一测试晶方之49个导电单元的放大图。第18(a)图表示一可用以测量缺陷之具有符合设计法则之最大线宽及最小间距的测试结构。第18(b)图表示一测试晶方之9个导电单元的放大图。
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