| 主权项 |
1.一种半导体记忆装置之控制方法,该半导体记忆装置需要一更新动作用以保留被写入记忆体单元中之资料,该半导体记忆装置包含:一VPP内部电压产生电路,用以产生供驱动一字元线使用之一字元线电压,该字元线电压系为高于从外部供应之一外部电源电压之一升高电压;以及一VDL内部电压产生电路,用以产生供驱动一位元线使用之一位元线电压,该位元线电压系为低于从外部供应之外部电源电压之一下降电压,该方法包含下述步骤:于各该更新动作结束时,切断来自该VPP内部电压产生电路之一电压输出持续一段预定期间。2.一种半导体记忆装置之控制方法,该半导体记忆装置需要一更新动作用以保留被写入记忆体单元中之资料,该半导体记忆装置包含:一VBB内部电压产生电路,用以产生一负记忆体阵列基板电压,其被提供至其上形成有复数个记忆体单元之一个半导体基板;以及一VDL内部电压产生电路,用以产生供驱动一位元线使用之一位元线电压,该位元线电压系为低于从外部供应之一外部电源电压之一下降电压,该方法包含下述步骤:于各该更新动作结束时,切断来自该VBB内部电压产生电路之一电压输出持续一段预定期间。3.一种半导体记忆装置之控制方法,该半导体记忆装置需要一更新动作用以保留被写入记忆体单元中之资料,该半导体记忆装置包含:一VPP内部电压产生电路,用以产生供驱动一字元线使用之一字元线电压,该字元线电压系为高于从外部供应之一外部电源电压之一升高电压;一VBB内部电压产生电路,用以产生一负记忆体阵列基板电压,其被提供至其上形成有复数个记忆体单元之一个半导体基板;以及一VDL内部电压产生电路,用以产生供驱动一位元线使用之一位元线电压,该位元线电压系为低于从外部供应之外部电源电压之一下降电压,该方法包含以下步骤:于各该更新动作结束时,切断来自该VPP内部电压产生电路与该VBB内部电压产生电路之电压输出持续一段预定期间;以及在该记忆体阵列基板电压已上升之后,从该VPP内部电压产生电路传送该字元线电压,该记忆体阵列基板电压系从该VBB内部电压产生电路被传送。4.如申请专利范围第1项所述之半导体记忆装置之控制方法,更包含:当从该VPP内部电压产生电路切断该字元线电压时,将该字元线连接至一接地电位之步骤。5.如申请专利范围第2项所述之半导体记忆装置之控制方法,更包含:当从该VBB内部电压产生电路切断该记忆体阵列基板电压时,将该VBB内部电压产生电路之一输出端子连接至一接地电位之步骤。6.一种半导体记忆装置之控制方法,该半导体记忆装置需要一更新动作用以保留被写入记忆体单元中之资料,该半导体记忆装置包含一VBLR内部电压产生电路,用以产生供被保留于记忆体单元中之资料再生所使用之一位元线预充电电压,该位元线预充电电压系为低于从外部供应之一外部电源电压之一下降电压,该方法包含下述步骤:于各该更新动作结束时,切断来自该VBLR内部电压产生电路之一电压输出持续一段预定期间。7.一种半导体记忆装置之控制方法,该半导体记忆装置需要一更新动作用以保留被写入记忆体单元中之资料,该半导体记忆装置包含:一VPP内部电压产生电路,用以产生供驱动一字元线使用之一字元线电压,该字元线电压系为高于从外部供应之一外部电源电压之一升高电压;一VDL内部电压产生电路,用以产生供驱动一位元线使用之一位元线电压,该位元线电压系为低于从外部供应之外部电源电压之一下降电压;一字元驱动器,包含复数个MOS电晶体,每个MOS电晶体于其一源极与一基板被独立提供以该字元线电压用以驱动该字元线;以及一开关,用以只切断被提供至各该MOS电晶体之源极之该字元线电压,该方法包含下述步骤:于各该更新动作结束时,切断该开关持续一段预定期间。8.如申请专利范围第1项所述之半导体记忆装置之控制方法,更包含:于各该更新动作结束时,切断来自该VDL内部电压产生电路之一电压输出持续一段预定期间之步骤。9.如申请专利范围第2项所述之半导体记忆装置之控制方法,更包含:于各该更新动作结束时,切断来自该VDL内部电压产生电路之一电压输出持续一段预定期间之步骤。10.如申请专利范围第6项所述之半导体记忆装置之控制方法,更包含:于各该更新动作结束时,切断来自该VDL内部电压产生电路之一电压输出持续一段预定期间之步骤。11.如申请专利范围第7项所述之半导体记忆装置之控制方法,更包含:于各该更新动作结束时,切断来自该VDL内部电压产生电路之一电压输出持续一段预定期间之步骤。12.一种半导体记忆装置,该半导体记忆装置需要一更新动作用以保留被写入记忆体单元中之资料,该半导体记忆装置包含:一VPP内部电压产生电路,用以产生供驱动一字元线使用之一字元线电压,该字元线电压系为高于从外部供应之一外部电源电压之一升高电压,该VPP内部电压产生电路具体形成以因应于一预定控制信号而传送或停止该字元线电压;以及一内部电源截止时间测量电路,用以产生控制信号,该控制信号系于各该更新动作结束时,用以切断来自该VPP内部电压产生电路之电压输出持续一段预定期间。13.一种半导体记忆装置,该半导体记忆装置需要一更新动作用以保留被写入记忆体单元中之资料,该半导体记忆装置包含:一VBB内部电压产生电路,用以产生一负记忆体阵列基板电压,其被提供至上面形成有该等记忆体单元之一个半导体基板,该VBB内部电压产生电路具体形成以因应于一预定控制信号而传送或停止该记忆体阵列基板电压;以及一内部电源截止时间测量电路,用以产生控制信号,该控制信号系于各该更新动作结束时,用以切断来自该VBB内部电压产生电路之电压输出持续一段预定期间。14.一种半导体记忆装置,该半导体记忆装置需要一更新动作用以保留被写入记忆体单元中之资料,该半导体记忆装置包含:一VPP内部电压产生电路,用以产生供驱动一字元线使用之一字元线电压,该字元线电压系为高于从外部供应之一外部电源电压之一升高电压,该VPP内部电压产生电路具体形成以因应于一预定控制信号而传送或停止该字元线电压;一VBB内部电压产生电路,用以产生一负记忆体阵列基板电压,其被提供至上面形成有该等记忆体单元之一个半导体基板,该VBB内部电压产生电路具体形成以以因应预定控制信号而传送或停止该记忆体阵列基板电压;一内部电源截止时间测量电路,用以产生控制信号,该控制信号系于各该更新动作结束时,用以分别切断来自该VPP内部电压产生电路与该VBB内部电压产生电路之电压输出持续一段预定期间;以及一内部电源恢复电路,用以在该记忆体阵列基板电压已上升之后传送一控制信号,该控制信号系用以控制该VPP内部电压产生电路,以传送该字元线电压,该记忆体阵列基板电压系从该VBB内部电压产生电路被传送。15.如申请专利范围第12项所述之半导体记忆装置,更包含用以将该字元线连接至一接地电位之一开关,而该字元线电压系从该VPP内部电压产生电路被切断。16.如申请专利范围第13项所述之半导体记忆装置,更包含用以将该VBB内部电压产生电路之一输出端子连接至一接地电位之一输出控制电路,而该记忆体阵列基板电压系从该VBB内部电压产生电路被切断。17.一种半导体记忆装置,该半导体记忆装置需要一更新动作用以保留被写入记忆体单元中之资料,该半导体记忆装置包含:一VBLR内部电压产生电路,用以产生供被保留于该等记忆体单元中之资料再生所使用之一位元线预充电电压,该位元线预充电电压系为低于从外部供应之一外部电源电压之一下降电压,该VBLR内部电压产生电路具体形成以因应于一预定控制信号而传送或停止该位元线预充电电压;以及一内部电源截止时间测量电路,用以产生控制信号,该控制信号系于各该更新动作结束时,用以切断来自该VBLR内部电压产生电路之电压输出持续一段预定期间。18.一种半导体记忆装置,该半导体记忆装置需要一更新动作用以保留被写入记忆体单元中之资料,该半导体记忆装置包含:一VPP内部电压产生电路,用以产生供驱动一字元线使用之一字元线电压,该字元线电压系为高于从外部供应之一外部电源电压之一升高电压;一字元驱动器,其包含复数个MOS电晶体,每个MOS电晶体于其一源极与一基板被独立提供以该字元线电压用以驱动该字元线;一开关,用以只切断被提供至各该MOS电晶体之源极之该字元线电压;以及一内部电源截止时间测量电路,用以产生一控制信号,该控制信号系于各该更新动作结束时,关闭该开关持续一段预定期间。19.如申请专利范围第12项所述之半导体记忆装置,更包含:一VDL内部电压产生电路,用以产生供驱动一位元线使用之一位元线电压,该位元线电压系为低于从外部供应之外部电源电压之一下降电压,该VDL内部电压产生电路具体形成,以因应于从该内部电源截止时间测量电路被传送之控制信号而传送或停止该位元线电压。20.如申请专利范围第13项所述之半导体记忆装置,更包含:一VDL内部电压产生电路,用以产生供驱动一位元线使用之一位元线电压,该位元线电压系为低于从外部供应之外部电源电压之一下降电压,该VDL内部电压产生电路具体形成,以因应于从该内部电源截止时间测量电路被传送之控制信号而传送或停止该位元线电压。21.如申请专利范围第17项所述之半导体记忆装置,更包含:一VDL内部电压产生电路,用以产生供驱动一位元线使用之一位元线电压,该位元线电压系为低于从外部供应之外部电源电压之一下降电压,该VDL内部电压产生电路具体形成,以以因应于从该内部电源截止时间测量电路被传送之控制信号而传送或停止该位元线电压。22.如申请专利范围第18项所述之半导体记忆装置,更包含:一VDL内部电压产生电路,用以产生供驱动一位元线使用之一位元线电压,该位元线电压系为低于从外部供应之外部电源电压之一下降电压,该VDL内部电压产生电路具体形成,以因应于从该内部电源截止时间测量电路被传送之控制信号而传送或停止该位元线电压。图式简单说明:图1系为显示依据本发明第一实施例之半导体记忆装置之构造的方块图;图2系为显示图1所示之内部电源控制电路之例示构造的方块图;图3系为显示图2所示之振荡电路之例示构造的电路图;图4系为显示图2所示之内部电源截止时间测量电路之例示构造的电路图;图5系为显示图2所示之内部电源恢复电路之例示构造的电路图;图6系为显示图1所示之VPP内部电压产生电路之例示构造的电路图;图7系为显示图1所示之VBB内部电压产生电路之例示构造的电路图;图8系为显示图1所示之VCL内部电压产生电路之例示构造的电路图;图9系为显示图1所示之VDL内部电压产生电路之例示构造的电路图;图10系为显示图1所示之VPLT内部电压产生电路之例示构造的电路图;图11系为显示图1所示之VBLR内部电压产生电路之例示构造的电路图;图12系为显示依据本发明之半导体记忆装置之处理程序的流程图;以及图13系为显示依据本发明第二实施例之半导体记忆装置之构造的电路图。 |
