发明名称 | 减少PLL锁定时间的方法和设备 | ||
摘要 | 在具有活动和待机模式的锁相环频率合成器中减少锁定时间。在活动模式中操作频率合成器保持稳定频率输出。在不需要频率合成器提供频率输出的时候,待机或睡眠模式用于减少功耗。当把合成器置于等待模式时,把压控振荡器(VCO)调谐电压的最近值保持在频率合成器的VCO调谐控制线上。在集成电路(IC)频率合成器中把电压保持在VCO调谐输出管脚上。最小化VCO调谐管脚上的电压误差,从而最小化频率合成器的锁定时间。 | ||
申请公布号 | CN1462508A | 申请公布日期 | 2003.12.17 |
申请号 | CN01815697.5 | 申请日期 | 2001.05.08 |
申请人 | 高通股份有限公司 | 发明人 | K·嗄尔拉多 |
分类号 | H03L7/14 | 主分类号 | H03L7/14 |
代理机构 | 上海专利商标事务所 | 代理人 | 张政权 |
主权项 | 1.一种减少锁相环(PLL)锁定时间的方法,包括:对活动PLL的压控振荡器(VCO)控制电压进行采样;以及响应于指令信号,把VCO控制电压保持在采样的VCO控制电压。 | ||
地址 | 美国加利福尼亚州 |