| 主权项 |
1.一种程式値判定电路,其特征在于具备:程式元件,系依程式的有无来发生电阻値变化;检测部,系含有:第1电路及第2电路;该第1电路,系包含第1及第2开关元件,按照第1及第2控制信号而分别动作,并在第1电源端子和第2电源端子之间串联于程式元件,且在前述第1电源端子和中间连接节点之间至少插入有前述第1开关元件,且在前述中间连接节点和前述第2电源端子之间至少插入有串联于前述程式元件的前述第2开关元件;该第2电路,系将前述中间连接节点的电位转换成逻辑位准而输出至输出节点;以及锁定机构,系锁定前述中间连接节点的电位而将前述中间连接节点当作前述程式元件的程式値之记忆节点;在通电后的第1期间之后的第2期间,至少前述第2开关元件为开,前述记忆节点系透过前述程式元件而连接于前述第2电源端子,前述记忆节点之状态系藉由前述检测部来检测;在前述第2期间之后的第3期间,前述第1及第2开关元件均同时为关,前述记忆节点之状态系藉由前述锁定部来保持。2.如申请专利范围第1项之程式値判定电路,其中,前述程式元件的两端子,在前述第1及第3期间系分别自前述第1及第2电源端子之至少一方切离,而在前述第2期间系直接或透过前述第1或第2开关元件,而连接于前述第1或第2电源端子之间。3.如申请专利范围第1项之程式値判定电路,其中,前述第1开关元件系由依据前述第1控制信号来进行驱动控制的第1电晶体所构成,前述第2开关元件系由依据前述第2控制信号来进行驱动控制的第2电晶体所构成,前述记忆节点系透过前述第1电晶体而连接于前述第1电源端子,且透过前述第2电晶体而连接于前述程式元件的一端子,前述程式元件的另一端子系连接于前述第2电源端子;前述第1电晶体系依据前述第1控制信号,而在前述第1期间形成关状态,在前述第2期间形成开状态,在前述第3期间形成关状态;前述第2电晶体系依据前述第2控制信号,而在前述第1期间形成关状态,在前述第2期间形成开状态,在前述第3期间形成关状态。4.如申请专利范围第1项之程式値判定电路,其中,前述第1开关元件系由依据前述第1控制信号来进行驱动控制的第1电晶体所构成,前述第2开关元件系由依据前述第2控制信号而驱动控制的第2电晶体所构成,前述记忆节点系透过前述第1电晶体而连接于前述第1电源端子,且透过前述第2电晶体而连接于前述程式元件的一端子,前述程式元件的另一端子系连接于前述第2电源端子;前述第1电晶体系藉由前述第1控制信号,而在前述第1期间及第2期间形成开状态,在前述第3期间形成关状态;前述第2电晶体系藉由前述第2控制信号,而在第2期间形成开状态,在前述第3期间形成关状态。5.如申请专利范围第1项之程式値判定电路,其中,前述锁定机构系含有连接于前述中间连接节点与前述输出节点之间的第3电路,且前述第3电路和第2电路共同运作,而将前述中间连接节点当作程式値的记忆节点。6.如申请专利范围第5项之程式値判定电路,其中,前述第3电路,系透过传输第3及第4控制信号的信号线而连接于前述第1及第2电源端子,并进行电源供应。7.如申请专利范围第6项之程式値判定电路,其中,前述第1及第2控制信号,系较前述第3及第4控制信号为延迟,且前述第1控制信号和第2控制信号、及前述第3控制信号和第4控制信号系分别具有逻辑反转关系。8.如申请专利范围第1项之程式値判定电路,其中,在前述第3期间透过程式値判定电路而流通的电流,系藉由前述锁定机构的漏电流来限定。9.如申请专利范围第1项之程式値判定电路,其中,在前述第3期间透过程式値判定电路而流通的电流,系藉由前述第1及第2开关元件的关电流来限定。10.一种半导体积体电路装置,系具有一程式値判定电路,该程式値判定电路系具备:程式元件,系依程式的有无来发生电阻値变化;检测部,系含有:第1电路及第2电路;该第1电路,系包含第1及第2开关元件,按照第1及第2控制信号而分别动作,并在第1电源端子和第2电源端子之间串联于程式元件,且在前述第1电源端子和中间连接节点之间至少插入有前述第1开关元件,且在前述中间连接节点和前述第2电源端子之间至少插入有串联于前述程式元件的前述第2开关元件;该第2电路,系将前述中间连接节点的电位转换成逻辑位准而输出至输出节点;以及锁定机构,系锁定前述中间连接节点的电位,而将前述中间连接节点当作前述程式元件的程式値之记忆节点;在通电后的第1期间之后的第2期间,至少前述第2开关元件为开,前述记忆节点系透过前述程式元件而连接于前述第2电源端子,前述记忆节点之状态系藉由前述检测部来检测;在前述第2期间之后的第3期间,前述第1及第2开关元件均同时为关,前述记忆节点之状态系藉由前述锁定部来保持;且设定流通于每一个程式元件的电流之容许値,其特征在于:前述程式値判定电路,系当流通于施加有电源电压附近的电压于前述程式元件之际的电流,在超过前述漏电流的容许値时判定为无程式,而在前述漏电流的容许値以下时判定为有程式,且以二进位的逻辑位准的其中之一作为该判定结果而输出至机能电路。11.如申请专利范围第10项之半导体积体电路装置,其中,前述半导体积体电路装置系半导体记忆体装置,具有复数个正规记忆体区块、以及1个冗余记忆体区块;前述机能电路系冗余辅助电路,用以将发生不良之前述正规记忆体区块置换成邻接之正规记忆体区块或前述冗余记忆体区块。12.一种半导体积体电路装置,系具有一程式値判定电路,该程式値判定电路系具备:程式元件,系依程式的有无来发生电阻値变化;检测部,系含有:第1电路及第2电路;该第1电路,系包含第1及第2开关元件,按照第1及第2控制信号而分别动作,并在第1电源端子和第2电源端子之间串联于程式元件,且在前述第1电源端子和中间连接节点之间至少插入有前述第1开关元件,且在前述中间连接节点和前述第2电源端子之间至少插入有串联于前述程式元件的前述第2开关元件;该第2电路,系将前述中间连接节点的电位转换成逻辑位准而输出至输出节点;以及锁定机构,系锁定前述中间连接节点的电位而将前述中间连接节点当作前述程式元件的程式値之记忆节点;在通电后的第1期间之后的第2期间,至少前述第2开关元件为开,前述记忆节点系透过前述程式元件而连接于前述第2电源端子,前述记忆节点之状态系藉由前述检测部来检测;在前述第2期间之后的第3期间,前述第1及第2开关元件均同时为关,前述记忆节点之状态系藉由前述锁定部来保持;且设定流通于每一个程式元件的电流之容许値,其特征在于:前述程式値判定电路,系当流通于施加有电源电压附近的电压于前述程式元件之际的电流,在前述电流的容许値以下时判定为无程式,在超过前述电流的容许値时判定为有程式,且以二进位的逻辑位准的其中之一作为该判定结果而输出至机能电路。13.如申请专利范围第12项之半导体积体电路装置,其中,前述半导体积体电路装置系半导体记忆体装置,具有复数个正规记忆体区块、以及1个冗余记忆体区块;前述机能电路系冗余辅助电路,用以将发生不良之前述正规记忆体区块置换成邻接之正规记忆体区块或前述冗余记忆体区块。14.一种半导体积体电路装置,系将1晶片分割成具有相异电源系统的复数个电路区块,其特征在于具备:第1电路区块及第2电路区块;该第1电路区块系配设有第1程式値判定电路,并重复进行断电和通电;该第1程式値判定电路系具备:程式元件,系依程式的有无来发生电阻値变化;检测部,系含有:第1电路及第2电路;该第1电路,系包含第1及第2开关元件,按照第1及第2控制信号而分别动作,并在第1电源端子和第2电源端子之间串联于程式元件,且在前述第1电源端子和中间连接节点之间至少插入有前述第1开关元件,且在前述中间连接节点和前述第2电源端子之间至少插入有串联于前述程式元件的前述第2开关元件;该第2电路,系将前述中间连接节点的电位转换成逻辑位准而输出至输出节点;以及锁定机构,系锁定前述中间连接节点的电位而将前述中间连接节点当作前述程式元件的程式値之记忆节点;在通电后的第1期间之后的第2期间,至少前述第2开关元件为开,前述记忆节点系透过前述程式元件而连接于前述第2电源端子,前述记忆节点之状态系藉由前述检测部来检测;在前述第2期间之后的第3期间,前述第1及第2开关元件均同时为关,前述记忆节点之状态系藉由前述锁定部来保持;该第2电路区块,系配设有具有和前述第1程式値判定电路相同之构成的第2程式値判定电路,且进行断电之次数较前述第1电路区块为少;前述第1程式値判定电路,系只限于自通电至断电为止之间的既定时间,前述第1至第3期间分别至少具有1次。15.如申请专利范围第14项之半导体积体电路装置,其中,在复数个程式値判定电路(含有前述第1及第2程式値判定电路)之间,使前述第1及第2控制信号之时序相异。16.一种半导体积体电路装置,系将1晶片分割成具有相异电源系统的复数个电路区块,其特征在于具备:第1电路区块,系重复进行断电和通电;以及第2电路区块,系进行断电之次数较前述第1电路区块为少;前述第2电路区块系含有第1程式値判定电路及第2程式値判定电路;该第1程式値判定电路,系对应于前述第1电路区块,备有:程式元件,系依程式的有无来发生电阻値变化;检测部,系含有:第1电路及第2电路;该第1电路,系包含第1及第2开关元件,按照第1及第2控制信号而分别动作,并在第1电源端子和第2电源端子之间串联于程式元件,且在前述第1电源端子和中间连接节点之间至少插入有前述第1开关元件,且在前述中间连接节点和前述第2电源端子之间至少插入有串联于前述程式元件的前述第2开关元件;该第2电路,系将前述中间连接节点的电位转换成逻辑位准而输出至输出节点;以及锁定机构,系锁定前述中间连接节点的电位,而将前述中间连接节点当作前述程式元件的程式値之记忆节点;在通电后的第1期间之后的第2期间,至少前述第2开关元件为开,前述记忆节点系透过前述程式元件而连接于前述第2电源端子,前述记忆节点之状态系藉由前述检测部来检测;在前述第2期间之后的第3期间,前述第1及第2开关元件均同时为关,前述记忆节点之状态系藉由前述锁定部来保持;该第2程式値判定电路,系具有和前述第1程式値判定电路相同之构成,且对应于前述第2电路区块。17.如申请专利范围第16项之半导体积体电路装置,其中,在复数个程式値判定电路(含有前述第1及第2程式値判定电路)之间,使前述第1及第2控制信号之时序相异。18.一种半导体积体电路装置,系多晶片型之半导体积体电路装置,至少具有由第1晶片和第2晶片所构成之复数晶片,第2晶片系以表面向下的方式贴合于第1晶片的表面上而形成电气连接,其特征在于:前述第1晶片系具有第1电路区块,前述第2晶片系具有第2电路区块;前述第1电路区块系含有第1程式値判定电路及第2程式値判定电路;该第1程式値判定电路,系对应于前述第1电路区块,备有:程式元件,其系依程式的有无来发生电阻値变化;检测部,系含有:第1电路及第2电路;该第1电路,系包含第1及第2开关元件,按照第1及第2控制信号而分别动作,并在第1电源端子和第2电源端子之间串联于程式元件,且在前述第1电源端子和中间连接节点之间至少插入有前述第1开关元件,且在前述中间连接节点和前述第2电源端子之间至少插入有串联于前述程式元件的前述第2开关元件;该第2电路,系将前述中间连接节点的电位转换成逻辑位准而输出至输出节点;以及锁定机构,系锁定前述中间连接节点的电位,而将前述中间连接节点当作前述程式元件的程式値之记忆节点;在通电后的第1期间之后的第2期间,至少前述第2开关元件为开,前述记忆节点系透过前述程式元件而连接于前述第2电源端子,前述记忆节点之状态系藉由前述检测部来检测;在前述第2期间之后的第3期间,前述第1及第2开关元件均同时为关,前述记忆节点之状态系藉由前述锁定部来保持;该第2程式値判定电路,系具有和前述第1程式値判定电路相同之构成,且对应于前述第2电路区块。19.如申请专利范围第18项之半导体积体电路装置,其中,在复数个程式値判定电路(含有前述第1及第2程式値判定电路)之间,使前述第1及第2控制信号之时序相异。20.一种半导体积体电路装置,系多晶片型之半导体积体电路装置,将复数晶片排列成平面状而构成的晶片模组组装于基板上而成者,其特征在于:前述复数晶片系具有相对应的复数个电路区块,在复数个电路区块当中,配置在最接近在前述基板上的电源电路位置之电路区块,系包含有:程式値判定电路,其系对应于该电路区块,备有:程式元件,其系依程式的有无来发生电阻値变化;检测部,其系含有:第1电路及第2电路;该第1电路,系包含第1及第2开关元件,按照第1及第2控制信号而分别动作,并在第1电源端子和第2电源端子之间串联于程式元件,且在前述第1电源端子和中间连接节点之间至少插入有前述第1开关元件,且在前述中间连接节点和前述第2电源端子之间至少插入有串联于前述程式元件的前述第2开关元件;该第2电路,系将前述中间连接节点的电位转换成逻辑位准而输出至输出节点;以及锁定机构,系锁定前述中间连接节点的电位,而将前述中间连接节点当作前述程式元件的程式値之记忆节点;在通电后的第1期间之后的第2期间,至少前述第2开关元件为开,前述记忆节点系透过前述程式元件而连接于前述第2电源端子,前述记忆节点之状态系藉由前述检测部来检测;在前述第2期间之后的第3期间,前述第1及第2开关元件均同时为关,前述记忆节点之状态系藉由前述锁定部来保持;另一程式値判定电路,系具有和前述程式値判定电路相同之构成,且对应于其他电路区块。21.如申请专利范围第20项之半导体积体电路装置,其中,在复数个程式値判定电路之间,使前述第1及第2控制信号之时序相异;该等程式値判定电路系包含:对应于最接近基板上的电源电路位置所配置之电路区块的程式値判定电路,和对应于其他电路区块的程式値判定电路。22.一种程式値判定方法,系使用:程式元件,系依程式的有无而发生电阻値变化;第1电路,系包含第1及第2开关元件,按照第1及第2控制信号而分别动作,并在第1电源端子和第2电源端子之间串联于程式元件,且在前述第1电源端子和中间连接节点之间至少插入有前述第1开关元件,且在前述中间连接节点和前述第2电源端子之间至少插入有串联于前述程式元件的前述第2开关元件;第2电路,系将中间连接节点的电位转换成逻辑位准而输出至输出节点;以及锁定机构,系锁定中间连接节点的电位,而将中间连接节点当作程式元件的程式値之记忆节点;其特征在于包含:检测步骤,在通电后的第1期间之后的第2期间,至少使第2开关元件为开,使记忆节点透过程式元件而连接于第2电源端子,藉由第1电路和第2电路来检测记忆节点之状态;以及保持步骤,在第2期间之后的第3期间,使第1及第2开关元件均同时为关,藉由锁定机构来保持记忆节点之状态。图式简单说明:图1A系本发明之第1实施形态之程式値判定电路之一构成例,表示无程式状态之电路图。图1B系本发明之第1实施形态之程式値判定电路之一构成例,表示有程式状态之电路图。图2系进行图1所构成之程式的有无之判定的时序图。图3系使用和图1相同构成之程式値判定电路,而进行本发明之第2实施形态之程式的有无之判定的时序图。图4A系本发明之第3实施形态之程式値判定电路之一构成例,表示无程式状态之电路图。图4B系本发明之第3实施形态之程式値判定电路之一构成例,表示有程式状态之电路图。图5A系本发明之第3实施形态之程式値判定电路之另一构成例,表示无程式状态之电路图。图5B系本发明之第3实施形态之程式値判定电路之另一构成例,表示有程式状态之电路图。图6系藉由图4A及图4B、或图5A及图5B之构成来进行程式的有无之判定的时序图。图7系表示采用本发明之第4实施形态之程式値判定电路之移位信号产生电路之一构成例之电路方块图。图8系表示供应有来自图7之移位信号产生电路之移位信号shift及反相移位信号xshift之半导体记忆体之冗余辅助电路之一构成例之电路图。图9A系本发明之第5实施形态之半导体积体电路装置之一构成例之示意俯视图。图9B系本发明之第5实施形态之半导体积体电路装置之另一构成例之示意俯视图。图10A系本发明之第6实施形态之具有COC构造之半导体积体电路装置之一构成例之概略立体图。图10B系模式性表示图10A所示之第1记忆体区块1011的内部构造之示意俯视图。图11A系本发明之第7实施形态之组装有MCM之半导体积体电路装置之一构成例之概略立体图。图11B系模式性表示图11A所示之第1记忆体区块1111的内部构造之示意俯视图。图12A系表示习知之程式値判定电路之构成例,其熔断保险丝元件100前之无程式之状态之电路图。图12B系表示习知之程式値判定电路之构成例,以高雷射功率熔断保险丝元件100后之有程式之状态之电路图。图12C系表示习知之程式値判定电路之构成例,以低雷射功率熔断保险丝元件100后之有程式之状态之电路图。图13系表示在图12A、图12B及图12C之构成中,对于保险丝间距Hpitch及相对雷射功率Lpower,其熔断保险丝元件100后之残留电阻値Rfuse及漏电流Ileak之关系图。 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