| 主权项 |
1.一种积体式记忆体结构,含有一内建测试部份,该积体式记忆体结构包含:若干记忆体单元;连接至该等记忆体单元之若干条字组线及位元线;连接至多条该等字组线之各字组线解码器;连接至该等位元线并用以于读取及写入操作期间内指令该等操作之位元线恢复装置;及连接至该等字组线之一个时脉电路,其中,当于一测试模式操作期间内:该等字组线解码器同时选定多条字组线,该各位元线恢复装置保持在主动操作状态,及该时脉电路将该等多条字组线以及该等位元线恢复装置于一段超过读取作业周期之期间内一直保持在主动操作状态。2.如申请专利范围第1项之积体式记忆体结构,另包含连接至该等记忆体单元之若干电晶体;其中该等电晶体包括位元线之接点,及其中该等位元线之接点于该测试模式操作期间内受到加强应力之测试。3.如申请专利范围第1项之积体式记忆体结构,另亦包含连接至该各字组线解码器之若干位址产生器,其中之各该位址产生器包括逻辑电路,可同时启动该多条字组线。4.如申请专利范围第3项之积体式记忆体结构,其中之各位址产生器包括一个OR电路,可同时启动真实位址及补充位址资料。5.如申请专利范围第1项之积体式记忆体结构,其中之该多条字组线是彼此毗邻之字组线。6.如申请专利范围第1项之积体式记忆体结构,其中有两个共用一个位元线接点的相邻记忆体单元同时被选定。7.如申请专利范围第1项之积体式记忆体结构,其中之各记忆体单元各自包含静态随机存取记忆体(SRAM)单元。8.一种可用以测试一积体式记忆体单元结构之方法,包括:同时启动多条字组线;在一段超过一次读取作业周期之期间内使该各条字组线保持在主动操作模式;及于该各字组线保持主动操作期间内使前述各位元线恢复装置也保持在主动作业状态。9.如申请专利范围第8项之方法,其中所称启动该等字组线之操作系指启动相互毗邻之字组线。10.如申请专利范围第8项之方法,其中包括于该测试期结束后对各记忆体单元执行个别测试之步骤。11.如申请专利范围第8项之方法,其中该积体电路式记忆体单元之各条位元线之相关接点于该测试期间内接受加强应力之测试。12.如申请专利范围第8项之方法,其中之启动各该字组线之处理操作系由该积体电路式记忆体单元结构内之各相关字组线解码器执行。13.如申请专利范围第8项之方法,其中之使各位元线恢复装置保持在主动操作状态之处理操作系由该积体电路式记忆体结构内之逻辑电路执行。14.如申请专利范围第8项之方法,其中之读取位元及各感测放大器之时序进度即使在该项测试期间内也被保留未变,故可在全部记忆体单元上执行读取功能。15.一种积体式记忆体结构,含有一内建测试部份,该积体式记忆体结构包含:若干记忆体单元;连接至该等记忆体单元之若干条位元线和字组线;连接至该等字组线之若干字组线解码器;连接至该等位元线,并用以于读取及写入操作期间内指令该等位元线操作之若干位元线恢复装置;连接至该等字组线之一个时脉电路;及连接至该等积体式记忆体各单元之若干电晶体,该等电晶体包括位元线之若干接点,其中;当于一测试模式操作时:各该字组解码器系同时选择多条字组线;该等位元线恢复装置使本身保持在主动操状态;于超过一次正常读取操作周期之一段期间内,该时脉电路可将该多条字组线及该各位元线恢复装置保持在主动操作状态;及于该测试模式操作期间内该等位元线接受加强应力之测试。16.如申请专利范围第15项之积体式记忆体结构,另亦包含连接至该各字组线解码器之若干位置产生器,其中各该位址产生器各自包括可同时启动该多条字组线之逻辑电路。17.如申请专利范围第16项之积体式记忆体结构,其中之该等位址产生器各自包括一OR电路,可同时启动真实与互补位址。18.如申请专利范围第15项之积体式记忆体结构,其中之该等多条字组线路是彼此毗连之字组线。19.如申请专利范围第15项之积体式记忆体结构,其中之两个相邻且共同一个位元线接点之记忆体单元系同时被选定。20.如申请专利范围第15项之积体式记忆体结构,其中各该记忆体单元包含若干静态随机存取记忆体(SRAM)单元。21.一种用以测试一积体式电路记忆体单元结构之方法,包含:同时启动多条字组线路;在一段超过一次读取操作周期之期间内将该各字组线保持在主动操作状态;及于该各字组线处于主动操作状态之期间内使各位元线恢复装置也保持在主动操作状态,其中该积体电路式记忆体单元之各位元线接点于该测试模式操作期间内接受加强应力测试之测试。22.如申请专利范围第21项之方法,其中之启动该等字组线之步骤系包括启动相互毗邻之字组线。23.如申请专利范围第21项之方法,另亦包括于该测试期间结束后对个别记忆体单元进行测试之步骤。24.如申请专利范围第21项之方法,其中启动各该字组线之处理操作系由该积体电路式记忆体单元结构内之各相关字组解码器执行。25.如申请专利范围第21项之方法,其中使各该位元线恢复装置保持在一主动操作状态之处理步骤系由该积体电路式记忆体单元结构内之逻辑电路执行。26.如申请专利范围第21项之方法,其中某一相关读取开关及各感测放大器之时序即使在该测试期间内也被保留不变,故可在全部单元上执行读取操作功能。27.一种可由机器阅读之电脑程式储存装置,实际上含有一组可由机器阅读之若干指令组成的电脑程式,用以执行一种积体电路式记忆体单元结构之测试方法,该方法包括:同时启动多条字组线;在一段超过一个正常读取操作周期之测试期间内将该各字组线保持在主动操作状态;及于该等字组线保持主动操作期间内,使各该位元线恢复装置也保持在主动操作状态。28.如申请专利范围第27项之电脑程式储存装置,其中所称启动该等字组线之步骤包括启动相毗邻之字组线。29.如申请专利范围第27项之电脑程式储存装置,其中之该方法另亦包含于该测试期间结束后对各该记忆体单元进行个别测试之步骤。30.如申请专利范围第27项之电脑程式储存装置,其中该积体电路式记忆体单元之各位元线接点,于该测试期间内接受加强应力强测试之测试。31.如申请专利范围第27项之电脑程式储存装置,其中所称启动各字组线之处理步骤系由该积体电路式记忆体结构内之相关字组线解码器执行。32.如申请专利范围第27项之电脑程式储存装置,其中使各位元线路恢复装置保持在主动操作状态之处理步骤系由该积体电路式记忆体结构内之逻辑电路执行。33.如申请专利范围第27项之电脑程式储存装置,其中一读取位元开关和感测放大器之时序即使在该测试期间内仍被保留,俾可在全部记忆体单元上执行读取功能。图式简单说明:图1所示系一六电晶体SRAM单元之电路简图;图2所示一线路和SRAM单元读取路径简化模型之电路略图;图3A所示曲线图系说明在各种不同位元线路接触电阻値情况下之资料读取信号之工作周期波形图;图3B所示曲线图系说明当感测放大器与具有不同电阻値之各接触点配合操作时,该位元线信号之不同变化波形;图4所示曲线系说明在各种不同位元线路接触电阻値情况下之资料写入信号之工作周期波形图;图5所示系说明可用以改善检测一电阻性位元线接点功能之电路结构简图;图6所示曲线图系说明在受测试单元具有不同位元线接点电阻値之情形下于相关写入工作周期内之写入信号不同波形变化图;图7所示电路简图系说明用以对记忆体阵列各位元线路进行超额强度测试之电路结构图;及图8所示曲线图系说明在一测试读取操作工作周期内之波形图。 |
