可转换为双存储单元结构的半导体存储器

摘要

通过半导体存储器的行地址解码器，产生分别对应于地址信号A0～A11的行地址信号RA<0：11>、/RA<0：11>的最上级位和最下级位被替换的内部行地址信号RAD<0：11>、/RAD<0：11>。双单元方式时，在行地址信号中不使用的与最上级位RA<11>、/RA<11>对应的内部行地址信号的最下级位RAD<0>、/RAD<0>同时被行地址解码器选择，邻接的两条字线被同时激活。结果，在半导体存储器中可以用电方式将存储单元结构从通常的单存储单元型转换为双存储单元型。

主权项

1.一种半导体存储器，其中设有：包含以行列状排列的多个存储单元的存储单元阵列，在行方向排列的多条字线，在列方向排列的多个位线对，以及基于指定各所述多个存储单元的地址信号，分别从所述多条字线与多个位线对中选择特定字线与特定位线对的解码器；用两个存储单元存储以二进制信息表示的存储信息的一个位的存储数据的双单元方式信号被激活时，所述解码器选择用以激活所述两个存储单元的字线和位线对，且所述两个存储单元分别存储所述存储数据与所述存储数据的反相数据。