| 主权项 |
1.一种半导体记忆装置,包括:正式RAM,至少一个;备用RAM,和该正式RAM独立的设置,包含可和该正式RAM之缺陷记忆体元件置换之备用记忆体元件;以及控制方块,按照所输入之位址选择至少该一个正式RAM及该备用RAM之中之其中一个后台自所选择之RAM之该位址指定之记忆体单元读出资料后输出。2.如申请专利范围第1项之半导体记忆装置,其中,包括各自独立的设置之复数个正式RAM,备用RAM包含和该复数个正式RAM之任意之缺陷记忆体元件置换之备用记忆体元件,控制方块按照所输入之位址选择该复数个正式RAM及该备用RAM之中之其中一个后自所选择之RAM之该位址指定之记忆体单元读出资料后输出。3.如申请专利范围第1或2项之半导体记忆装置,其中,正式RAM之资料输出端子和备用RAM之资料输出端子经由滙流排连接。4.如申请专利范围第1或2项之半导体记忆装置,其中,控制方块在救济正式RAM之某缺陷行之情况,用备用RAM之复数个备用记忆体元件连动的同时置换关于和该有缺陷行对应之复数个位元之复数行。5.如申请专利范围第1或2项之半导体记忆装置,其中,控制方块包含位址搜求装置,在所输入之位址和缺陷记忆体元件之位址一致之情况产生HIT信号,依照将该HIT信号编码之结果及该输入之位址产生指定和该缺陷记忆体元件置换之备用RAM之备用记忆体元件之位址。6.如申请专利范围第1或2项之半导体记忆装置,其中,控制方块包含位址搜求装置,在所输入之位址和缺陷体元件之位址一致之情况,按照和正式RAM用的不同之位址搜求表,产生指定和该缺陷记忆体元件置换之备用RAM之备用记忆体元件之位址。7.如申请专利范围第1或2项之半导体记忆装置,其中,包括用以指定和备用记忆体元件置换之形状不同之多种缺陷记忆体元件即缺陷区之程式装置,控制方块包含位址搜求装置,在救济正式RAM之某缺陷区时,按照该缺陷区之形状而异之位址搜求表,产生指定和该缺陷区置换之备用RAM之备用记忆体元件之位址。8.如申请专利范围第1或2项之半导体记忆装置,其中,备用RAM之边长和正式RAM之边长相同或大致相同,该备用RAM和该正式RAM排列配置。9.如申请专利范围第1或2项之半导体记忆装置,其中,包括熔线方块,包含用以指定正式RAM之缺陷记忆体元件之程式装置。10.如申请专利范围第9项之半导体记忆装置,其中,结合了备用RAM、熔线方块以及控制方块之区域之边长和正式RAM之边长相同或大致相同,该区域和该正式RAM排列配置。11.如申请专利范围第9项之半导体记忆装置,其中,结合了备用RAM、熔线方块以及控制方块之一部分之区域之边长和正式RAM之边长相同或大致相同,该区域和该正式RAM排列配置。12.如申请专利范围第9项之半导体记忆装置,其中,结合了熔线方块和控制方块之区域之边长和正式RAM或备用RAM之边长相同或大致相同,该区域和该正式RAM和该备用RAM排列配置。13.如申请专利范围第9项之半导体记忆装置,其中,结合了熔线方块和控制方块之一部分之区域之边长和正式RAM或备用RAM之边长相同或大致相同,该区域和该正式RAM和该备用RAM排列配置。14.如申请专利范围第1或2项之半导体记忆装置,其中,以使用了标准巨单元之自动配置配线设计控制方块。15.如申请专利范围第1或2项之半导体记忆装置,其中,控制方块包含控制正式RAM之资料输出之向滙流排上之输出及备用RAM之资料输出之向滙流排上之输出之输出控制装置,沿着设置所排列配置之该正式RAM及该备用RAM之资料输出端子之边配置该输出控制装置。图式简单说明:图1系表示本发明之实施例1之半导体记忆装置之正式RAM及其周边电路之构造之方块图。图2系表示本发明之实施例1之半导体记忆装置之备用RAM及其周边电路之构造之方块图。图3系表示在本发明之实施例1之半导体记忆装置之系各正式RAM之置换对象之记忆体元件和备用RAM之备用记忆体元件之置换映射之图。图4系表示本发明之实施例1之半导体记忆装置之备用RAM实例之1位元记忆体单元阵列之图。图5系表示本发明之实施例1之半导体记忆装置之行备用、列备用之情况之备用RAM用之位址保密(scramble)表之表。图6系表示利用本发明之实施例1之半导体记忆装置之控制方块所含之备用行用位址编码器产生之位址ENCC<2;0>之表。图7系表示利用本发明之实施例1之半导体记忆装置之控制方块所含之备用列用位址编码器产生之位址ENCR<2;0>之表。图8系表示在本发明之实施例1之半导体记忆装置之控制方块未含时钟缓冲器之情况之半导体记忆装置之输入信号及正式RAM、备用RAM之输入信号之时序图。图9系表示在本发明之实施例1之半导体记忆装置之控制方块包含时钟缓冲器之情况之半导体记忆装置之输入信号及正式RAM、备用RAM之输入信号之时序图。图10系表示本发明之实施例1之半导体记忆装置之平面图例之图。图11系表示本发明之实施例1之半导体记忆装置之平面图之别例之图。图12系表示本发明之实施例1之半导体记忆装置之平面图之其他例之图。图13系表示本发明之实施例1之半导体记忆装置之平面图之其他例之图。图14系表示本发明之实施例1之半导体记忆装置之平面图之其他例之图。图15系表示本发明之实施例1之半导体记忆装置之平面图之其他例之图。图16系表示在图13所示之平面图在备用RAM具有图4所示之记忆体单元阵列之情况之本发明之实施例1之半导体记忆装置之行备用、列备用之情况之备用RAM用之位址保密(scramble)表之表。图17系表示在图13所示之平面图在备用RAM具有图4所示之记忆体单元阵列之情况之本发明之实施例1之半导体记忆装置之行备用、列备用之情况之备用RAM之位址保密(scramble)表之表。图18系表示在图13所示之平面图在备用RAM具有图4所示之记忆体单元阵列之情况之横向长之RAM之不佳之位址保密(scramble)表之表。图19系表示本发明之实施例2之半导体记忆装置之备用RAM及其周边电路之构造之方块图。图20系表示在本发明之实施例2之半导体记忆装置之系各正式RAM之置换对象之记忆体元件和备用RAM之备用记忆体元件之置换映射之图。图21系表示本发明之实施例2之半导体记忆装置之行备用、列备用、位元备用之情况之备用RAM用之位址保密(scramble)表之表。图22系表示利用本发明之实施例2之半导体记忆装置之控制方块所含之备用行用位址编码器产生之位址ENCC<2;0>之表。图23系表示利用本发明之实施例2之半导体记忆装置之控制方块所含之备用列用位址编码器产生之位址ENCR<2;0>之表。图24系表示利用本发明之实施例2之半导体记忆装置之控制方块所含之备用位元用位址编码器产生之位址ENCB<1;0>之表。图25系表示以往之半导体记忆装置之构造之概略图。图26系表示图25所示以往之半导体记忆装置之构造之方块图。图27系表示别的以往之半导体记忆装置之构造之概略图。 |
