| 主权项 |
1.一种电压提升电路,其包含复数个驱动单元,以串级(cascade)的方式相连接,每一驱动单元包含:一输入端;一输出端;一第一端点(node);一第二端点;一第一电容,连接于该第一端点;一第二电容,连接于该输出端;一第一电晶体,其包含一基底(substrate),连接于该第二端点,一闸极(gate),连接于该输出端,一汲极(drain),连接于该输入端,以及一源极(source),连接于该第一端点;一第二电晶体,其包含一基底,连接于该第二端点,一闸极,连接于该第一端点,一汲极,连接于该输入端,以及一源极,连接于该输出端;一第三电晶体,其包含一基底,连接于该第二端点,一闸极,连接于该第一端点,一源极,连接于该第二端点,以及一汲极,连接于该输出端。2.如申请专利范围第1项所述之电压提升电路,其另包含一时脉产生器,连接于每一驱动单元之第一电容及第二电容,用来产生时脉讯号输入该第一电容及该第二电容以循序地驱动每一驱动单元。3.如申请专利范围第1项所述之电压提升电路,其中一驱动单元于一第一时段时,其第一电晶体导通使其第一端点朝其输入端之电压准位驱动。4.如申请专利范围第3项所述之电压提升电路,其中该驱动单元于该第一时段后之一第二时段时,其第一电晶体系为非导通。5.如申请专利范围第4项所述之电压提升电路,其中该驱动单元于该第二时段后之一第三时段时,其第二电晶体导通使其输出端之电压准位朝其输入端之电压准位驱动,且其第三电晶体导通而使其第二端点与其输出端之电压准位趋向同一准位。6.如申请专利范围第5项所述之电压提升电路,其中该驱动单元于该第三时段后之一第四时段时,其第二电晶体与其第三电晶体系为非导通。7.如申请专利范围第6项所述之电压提升电路,其中于该第一、二、三、四时段中,连接于该驱动单元之相邻驱动单元之第二电晶体系为非导通。8.如申请专利范围第1项所述之电压提升电路,其中该电晶体系为P型金属氧化半导体电晶体(PMOS)。9.如申请专利范围第1项所述之电压提升电路,其中该电晶体系为N型金属氧化半导体电晶体(NMOS)。10.如申请专利范围第1项所述之电压提升电路,其中该电晶体包含一三重井(triple well)结构。11.如申请专利范围第1项所述之电压提升电路,其另包含一输入单元,连接于该复数个驱动单元之前端,该输入单元包含:一输入端;一输出端,连接于一驱动单元之输入端;一第一端点;一第二端点;一第一电容,连接于该第一端点;一第二电容,连接于该输出端;以及一第一电晶体,其包含一基底,连接于一电压准位,一闸极,连接于该输出端,一汲极,连接于该输入端,以及一源极,连接于该第一端点;一第二电晶体,其包含一基底,连接于该第二端点,一闸极,连接于该第一端点,一汲极,连接于该输入端,以及一源极,连接于该输出端;一第三电晶体,其包含一基底,连接于该第二端点,一闸极,连接于该第一端点,一源极,连接于该第二端点,以及一汲极,连接于该输出端。12.如申请专利范围第1项所述之电压提升电路,其另包含一输出电路,连接于该复数个驱动单元之后端,该输出电路包含:一输入端,连接于一驱动单元之输出端;一输出端;一第一电容,连接于该输入端;一第二电容,连接于该输出端;一第一电晶体,其包含一基底,一闸极,连接于该输入端,一汲极,连接于该输入端,以及一源极,连接于该输出端;以及一第二电晶体,其包含一基底,连接于该第一电晶体之基底,一闸极,连接于该第一电晶体之闸极,一源极,连接于该第一电晶体之基底,以及一汲极,连接于该输出端。13.一种电压提升电路,其包含复数个驱动单元,以串级(cascade)的方式相连接,每一驱动单元包含:一输入端;一输出端;一第一端点;一第二端点;一第一电容,连接于该第一端点;一第二电容,连接于该输出端;一第一电晶体,其包含一基底(substrate),连接于该第二端点,一闸极(gate),连接于该输出端,一汲极(drain),连接于该输入端,以及一源极(source),连接于该第一端点;一第二电晶体,其包含一基底,连接于该第二端点,一闸极,连接于该第一端点,一汲极,连接于该输入端,以及一源极,连接于该输出端;一第三电晶体,其包含一基底,连接于该第二端点,一闸极,连接于该输入端,一源极,连接于该第二端点,以及一汲极,连接于该输出端。14.如申请专利范围第13项所述之电压提升电路,其另包含一时脉产生器,连接于每一驱动单元之第一电容及第二电容,用来产生时脉讯号输入该第一电容及该第二电容以循序地驱动每一驱动单元。15.如申请专利范围第13项所述之电压提升电路,其中一驱动单元于一第一时段时,其第一电晶体导通使该第一端点朝其输入端之电压准位驱动,且其第三电晶体导通并使其第二端点朝其输出端之电压准位驱动。16.如申请专利范围第15项所述之电压提升电路,其中该驱动单元于第一时段后之第二时段时,其第一电晶体系为非导通。17.如申请专利范围第16项所述之电压提升电路,其中该驱动单元于该第二时段后之一第三时段时,其第二电晶体导通使其输出端之电压准位朝其输入端之电压准位驱动,且其第三电晶体导通而使其第二端点与其输出端之电压准位趋向同一准位。18.如申请专利范围第17项所述之电压提升电路,其中该驱动单元于该第三时段后之一第四时段时,其第二电晶体与其第三电晶体系为非导通。19.如申请专利范围第18项所述之电压提升电路,其中于该第一、二、三、四时段中,连接于该驱动单元之相邻驱动单元之第二电晶体系为非导通。20.如申请专利范围第13项所述之电压提升电路,其中该电晶体系为P型金属氧化半导体电晶体(PMOS)。21.如申请专利范围第13项所述之电压提升电路,其中该电晶体系为N型金属氧化半导体电晶体(NMOS)。22.如申请专利范围第13项所述之电压提升电路,其中该电晶体包含一三重井(triple well)结构。23.如申请专利范围第13项所述之电压提升电路,其另包含一输入单元,连接于该复数个驱动单元之前端,该输入单元包含:一输入端;一输出端,连接于一驱动单元之输入端;一第一端点;一第二端点;一第一电容,连接于该第一端点;一第二电容,连接于该输出端;以及一第一电晶体,其包含一基底,连接于一电压准位,一闸极,连接于该输出端,一汲极,连接于该输入端,以及一源极,连接于该第一端点;一第二电晶体,其包含一基底,连接于该第二端点,一闸极,连接于该第一端点,一汲极,连接于该输入端,以及一源极,连接于该输出端;一第三电晶体,其包含一基底,连接于该第二端点,一闸极,连接于该第一端点,一源极,连接于该第二端点,以及一汲极,连接于该输出端。24.如申请专利范围第13项所述之电压提升电路,其另包含一输出电路,连接于该复数个驱动单元之后端,该输出电路包含:一输入端,连接于一驱动单元之输出端;一输出端;一第一电容,连接于该输入端;一第二电容,连接于该输出端;一第一电晶体,其包含一基底,一闸极,连接于该输入端,一汲极,连接于该输入端,以及一源极,连接于该输出端;以及一第二电晶体,其包含一基底,连接于该第一电晶体之基底,一闸极,连接于该第一电晶体之闸极,一源极,连接于该第一电晶体之基底,以及一汲极,连接于该输出端。图式简单说明:图一为习知可抹除且可程式化之唯读记忆体的示意图。图二为图一所示之可抹除且可程式化之唯读记忆体之驱动电路的示意图图三为图二所示之正电压提升电路的示意图。图四为图二所示之时脉产生器之时脉讯号的示意图。图五为本发明第一种电压提升电路的电路示意图。图六为图五所示之电压提升电路的驱动时序图。图七为本发明第二种电压提升电路的电路示意图。图八为图七所示之电压提升电路的驱动时序图。图九为本发明第三种电压提升电路的电路示意图。图十为本发明第四种电压提升电路的电路示意图。 |
