| 主权项 |
1.一种移位暂存电路,具有复数串接级之移位暂存单元,适用于一时脉信号、第一电源以及第二电源,上述移位暂存单元包括:一第一电晶体,具有一第一闸极、一第一汲极以及一第一源极,上述第一闸极系耦接于前一串接级之移位暂存单元的输出端,上述第一汲极系耦接于上述第一电源;一第二电晶体,具有一第二闸极、一第二汲极以及一第二源极,上述第二闸极系耦接于后一串接级之移位暂存单元的输出端,上述第二汲极系耦接于上述第一源极,而上述第二源极系耦接于上述第二电源;一第三电晶体,具有一第三闸极、一第三汲极以及一第三源极,上述第三闸极系耦接于上述第二闸极,上述第三汲极系耦接于上述第一电源;一第四电晶体,具有一第四闸极、一第四汲极以及一第四源极,上述第四闸极系耦接于上述第一闸极,上述第四汲极系耦接于上述第三源极,而上述第四源极系耦接于上述第二电源;一第五电晶体,具有一第五闸极、一第五汲极以及一第五源极,上述第五闸极系耦接于上述第三源极,上述第五汲极系耦接于上述第一源极与第二汲极之连接点,而上述第五源极系耦接于上述第二电源;一第六电晶体,具有一第六闸极、一第六汲极以及一第六源极,上述第六闸极系耦接于上述第五汲极,上述第六汲极系耦接于上述时脉信号,而上述第六源极系耦接于一输出端;以及一第七电晶体,具有一第七闸极、一第七汲极以及一第七源极,上述第七闸极系耦接于上述第五闸极,上述第七汲极系耦接于上述输出端,而上述第七源极系耦接于上述第二电源。2.如申请专利范围第1项所述之移位暂存电路,其中上述电晶体为NMOS电晶体。3.一种移位暂存电路,适用于一资料信号,一时脉信号、第一电源以及第二电源,上述移位暂存电路包括:一第一电晶体,具有一第一闸极、一第一汲极以及一第一源极,上述第一闸极系耦接于一第一输入信号,上述第一汲极系耦接于上述第一电源;一第二电晶体,具有一第二闸极、一第二汲极以及一第二源极,上述第二闸极系耦接于一第二输入信号,上述第二汲极系耦接于上述第一源极,而上述第二源极系耦接于上述第二电源;一第三电晶体,具有一第三闸极、一第三汲极以及一第三源极,上述第三闸极系耦接于上述第二闸极,上述第三汲极系耦接于上述第一电源;一第四电晶体,具有一第四闸极、一第四汲极以及一第四源极,上述第四闸极系耦接于上述第一闸极,上述第四汲极系耦接于上述第三源极,而上述第四源极系耦接于上述第二电源;一第五电晶体,具有一第五闸极、一第五汲极以及一第五源极,上述第五闸极系耦接于上述第三源极,上述第五汲极系耦接于上述第一源极与第二汲极之连接点,而上述第五源极系耦接于上述第二电源;一第六电晶体,具有一第六闸极、一第六汲极以及一第六源极,上述第六闸极系耦接于上述第五汲极,上述第六汲极系耦接于上述时脉信号,而上述第六源极系耦接于一输出端;以及一第七电晶体,具有一第七闸极、一第七汲极以及一第七源极,上述第七闸极系耦接于上述第五闸极,上述第七汲极系耦接于上述输出端,而上述第七源极系耦接于上述第二电源。4.如申请专利范围第3项所述之移位暂存电路,其中上述电晶体为NMOS电晶体。5.如申请专利范围第3项所述之移位暂存电路,更包括一前级移位暂存单元,具有与上述移位暂存电路相同之电路结构,用以输出上述第一输入信号。6.如申请专利范围第3项所述之移位暂存电路,更包括一后级移位暂存单元,具有与上述移位暂存电路相同之电路结构,用以输出上述第二输入信号。7.一种移位暂存电路,具有复数串接级之移位暂存单元,适用于一时脉信号以及接地电源,上述移位暂存单元包括:一PMOS电晶体,具有一第一闸极、一第一汲极以及一第一源极,上述第一源极系耦接于前一串接级之移位暂存单元的输出端所输出之输出信号,上述第一闸极系耦接于前一串接级之移位暂存单元所输出之反相输出信号;一第一NMOS电晶体,具有一第二闸极、一第二汲极以及一第二源极,上述第二闸极系耦接于上述第一汲极,上述第二汲极系耦接于上述时脉信号;一电容器,耦接于上述第二闸极与第二源极之间;一第二NMOS电晶体,具有一第三闸极、一第三汲极以及一第三源极,上述第三闸极系耦接于上述第一源极,上述第三汲极系耦接于上述第二源极,而上述第三源极系耦接于上述接地电源;一第三NMOS电晶体,具有一第四闸极、一第四汲极以及一第四源极,上述第四闸极系耦接于后一串接级之移位暂存单元的输出端,上述第四汲极系耦接于上述第二闸极与上述电容器之连接点,而上述第四源极系耦接于上述接地电源;一第一反相器,作为一反相输出端,耦接于上述第一NMOS电晶体与第二NMOS电晶体之连接点,用以输出一反相输出信号;以及一第二反相器,作为一输出端,耦接于上述第一反相器,用以输出一输出信号。图式简单说明:第1图系显示传统移位暂存电路之电路结构。第2图系显示根据本发明第一实施例所述之移位暂存单元之电路结构图。第3图系显示根据本发明第一实施例所述之各级移位暂存单元串接之电路结构图。第4图系显示根据本发明实施例所述之移位暂存电路之时序图。第5图系显示根据本发明第二实施例所述之各级移位暂存单元串接之电路结构图。 |
