| 主权项 |
1.一种使用在半导体记忆装置之指令解码器,其包含:一控制电路,其被建构以响应一控制信号而以一第一模式或一第二模式运作;一读取信号产生电路,用以产生一读取信号,该读取信号从第一状态转变成第二状态,以响应一时脉信号从第二状态转变成第一状态,这是发生于当一反相晶片选择具有第一状态且一反相列位址选通信号具有第二状态以响应当该控制电路处于第一模式时该时脉信号从第一状态转变成第二状态;一写入信号产生电路,用以产生一写入信号,该写入信号从第一状态转变成第二状态,以响应一时脉信号从第二状态转变成第一状态,这是发生于当一反相晶片选择具有第一状态且一反相列位址选通信号具有第二状态以响应当该控制电路处于第一模式时该时脉信号从第一状态转变成第二状态;一第一开关电路,用以当该控制电路是在第二模式时,传输一反相行位址选通信号及一反相写致能信号;及一第一解码电路,用以产生内部指令信号,其方式为当该控制电路是在第一模式时解码该反相晶片选择信号及该等读取和写入信号,及当该控制电路是在第二模式时,解码该反相晶片选择信号、该反相列位址选通信号、该反相行位址选通信号、与该反相写致能信号。2.如申请专利范围第1项之指令解码器,其进一步包含一第二开关电路,用以接收该反相行位址选通信号及该反相写致能信号,以便当该控制电路是在第一模式时,产生一位址信号;及一第二解码电路,用以解码该位址信号。3.如申请专利范围第1项之指令解码器,其中当该控制电路是在第一模式时,该记忆装置是以一快周期随机存取记忆体(FCRAM)装置操作。4.如申请专利范围第1项之指令解码器,其中当该控制电路是在第二模式时,该记忆装置是以双倍资料率同步动态随机存取记忆体(DDR SDRAM)装置操作。5.如申请专利范围第1项之解码器,其中该读取信号产生电路包含:一NAND闸,具有该反相晶片选择信号的一输入、该反相列位址选通信号的一输入、及读取信号和写入信号的一NOR运算信号输入;一第一传输闸,可响应该时脉信号的第一状态而传输该NAND闸的一输出信号;一第一锁存器,用以反相及锁存该第一传输闸的一输出信号;一第二传输闸,用以传输该第一锁存器的一输出信号以响应该时脉信号的第二状态;一第二锁存器,用以反相及锁存该第二传输闸的一输出信号;一第三传输闸,用于传输该第二锁存器的一输出信号以响应该时脉信号的第一状态;及一第三锁存器,用以反相及锁存该第三传输闸的一输出信号,以产生该读取信号。6.如申请专利范围第1项之指令解码器,其中该写入信号产生电路包含:一NAND闸,其具有该反相晶片选择信号的一输入、该反相列位址脉冲信号的反相信号输入及该读取信号与该写入信号的NOR运算信号输入;一传输闸,用以传输该NAND闸的一输出信号以响应该时脉信号的第一状态;一锁存器,用以反相及锁存该第四传输闸的一输出信号;一第二传输闸,用以传输该锁存器的一输出信号以响应该时脉信号的第二状态;一第二锁存器,用以反相及锁存该第二传输闸的输出信号;一第三传输闸,用于传输该第二锁存器的一输出信号以响应该时脉信号的第一状态;及一第三锁存器,用以反相及锁存该第三传输闸的一输出信号,以产生该写入信号。7.如申请专利范围第1项之指令解码器,其中该第一解码电路包括:一第一解码器元件,用以当该控制电路是在第一模式时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第一状态、该反相行位址选通信号具有该第一状态及该反相写致能信号具有该第一状态时,产生一模式设定指令,以及当该控制电路是在第二模式时,并且当该反相晶片选择信号具有该第一状态、该读取信号具有该第一状态及该写入信号具有该第二状态时,产生该模式设定指令;一第二解码器元件,用以当该控制电路是在第一模式时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第一状态、该反相行位址选通信号具有该第二状态及该反相写致能信号具有该第二状态时,产生一主动指令,以及用以当该控制电路是在第二模式时,并且当该反相晶片选择信号具有该第一状态、该读取信号具有该第一状态及该写入信号具有该第一状态时,产生该主动指令;一第三解码器元件,用以当该控制电路是在第一模式时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第二状态、该反相行位址选通信号具有该第一状态及该反相写致能信号具有该第一状态时,产生一写入指令,以及用以当该控制电路是在第二模式时,并且当该反相晶片选择信号具有该第二状态、该读取信号具有该第一状态及该写入信号具有该第二状态时,产生该写入指令;一第四解码器元件,用以当该控制电路是在第一模式时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第二状态、该反相行位址选通信号具有该第一状态及该反相写致能信号具有该第二状态时,产生一读取指令,以及用以当该控制电路是在第二模式时,并且当该反相晶片选择信号具有该第二状态、该读取信号具有该第二状态及该写入信号具有该第一状态时,产生该读取指令;及一第五解码器元件,用以当该控制电路是在第一模式时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第一状态、该反相行位址选通信号具有该第一状态及该反相写致能信号具有该第二状态时,产生一重新整理指令,以及用以当该控制电路是在第二模式时,并且当该反相晶片选择信号具有该第一状态、该读取信号具有该第一状态及该写入信号具有该第二状态时,产生该重新整理指令。8.如申请专利范围第7项之解码器,其中该第一解码电路系进一步包括:一第六解码器元件,用以当该控制电路是在该第一模式时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第一状态、该反相写致能信号具有该第一状态及该反相行位址选通信号具有第二状态时产生一预充电指令。9.一种用以在半导体记忆装置将指令解码之方法,其包含:产生一读取信号,该读取信号从第一状态转变成第二状态,以响应一时脉信号从第二状态转变成第一状态,这是发生于当一反相晶片选择具有第一状态且一反相列位址选通信号具有第二状态以响应当该记忆装置运作为第一类型记忆装置时该时脉信号从第一状态转变成第二状态;产生一写入信号,该写入信号从第一状态转变成第二状态,以响应该时脉信号从第二状态转变成第一状态,这是发生于当该反相晶片选择具有第一状态且该反相列位址选通信号具有第二状态以响应当该记忆装置运作为第二类型记忆装置时该时脉信号从第一状态转变成第二状态,并且传送一反相行位址选通信号和一反相写入致能信号,以响应当该记忆体装置运作为第二类型记忆体装置时一具有第一状态的控制信号;及产生内部指令信号,其方式为当该记忆装置运作为第二类型记亿装置时解码该反相晶片选择信号、该反相列位址选通信号、该反相行位址选通信号、与该反相写致能信号,及当该记忆装置运作为第一类型记忆装置时解码该反相晶片选择信号及该等读取和写入信号。10.如申请专利范围第9项之方法,其进一步包含当该记忆装置运作为第二类型记忆装置时,可接收该反相行位址选通信号与该反相写致能信号、及产生一较低位址信号。11.如申请专利范围第9项之方法,其中该等产生内部指令信号进一步包含将该较低位址信号解码。12.如申请专利范围第9项之方法,其中该第一类型记忆装置是一快速周期随机存取记忆装置。13.如申请专利范围第9项之方法,其中该第二类型记忆装置是一双倍资料率同步动态随机存取记忆装置。14.如申请专利范围第9项之方法,其进一步包含:当该记忆装置运作为第一类型记忆装置时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第一状态、该反相行位址选通信号具有该第一状态及该反相写致能信号具有该第一状态时,产生一模式设定指令,以及当该记忆装置运作为第二类型记忆装置时,并且当该反相晶片选择信号具有该第一状态、该读取信号具有该第一状态及该写入信号具有该第二状态时,产生该模式设定指令;当该记忆装置运作为第一类型记忆装置时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第一状态、该反相行位址选通信号具有该第二状态及该反相写致能信号具有该第二状态时,产生一主动指令,以及用以当该记忆装置运作为第二类型记忆装置时,并且当该反相晶片选择信号具有该第一状态、该读取信号具有该第一状态及该写入信号具有该第一状态时,产生该主动指令;当该记忆装置运作为第一类型记忆装置时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第二状态、该反相行位址选通信号具有该第一状态及该反相写致能信号具有该第一状态时,产生一写入指令,以及用以当该记忆装置运作为第二类型记忆装置时,并且当该反相晶片选择信号具有该第二状态、该读取信号具有该第一状态及该写入信号具有该第二状态时,产生该写入指令;当该记忆装置运作为第一类型记忆装置时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第二状态、该反相行位址选通信号具有该第一状态及该反相写致能信号具有该第二状态时,产生一读取指令,以及用以当该记忆装置运作为第二类型记忆装置时,并且当该反相晶片选择信号具有该第二状态、该读取信号具有该第二状态及该写入信号具有该第一状态时,产生该读取指令;及当该记忆装置运作为第一类型记忆装置时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第一状态、该反相行位址选通信号具有该第一状态及该反相写致能信号具有该第二状态时,产生一重新整理指令,以及用以当该记忆装置运作为第二类型记忆装置时,并且当该反相晶片选择信号具有该第一状态、该读取信号具有该第一状态及该写入信号具有该第二状态时,产生该重新整理指令。15.如申请专利范围第14项之方法,其进一步包括当该记忆装置运作为第二类型记忆装置时,并且当该反相晶片选择信号具有该第一状态、该反相列位址选通信号具有该第一状态、该反相写致能信号具有该第一状态及该反相行位址选通信号具有第二状态时产生一预充电指令。16.一种使用在半导体记忆装置之指令解码器,其包含:一读取信号产生器,用以产生一读取信号,该读取信号从第一状态转变成第二状态,以响应一时脉信号从第二状态转变成第一状态,这是发生于当一反相晶片选择具有第一状态且一指令信号具有第二状态以响应该时脉信号从第一状态转变成第二状态;一写入信号产生器,用以产生一写入信号,该写入信号从第一状态转变成第二状态,以响应一时脉信号从第二状态转变成第一状态,这是发生于当该反相晶片选择具有第一状态且该指令信号具有第一状态以响应该时脉信号从第一状态转变成第二状态;及一解码器元件,用以解码该反相晶片选择信号、该读取信号与该写入信号,以产生内部指令信号。17.如申请专利范围第16项之解码器,其中该读取信号产生器包括:一第一NAND闸,其具有当作输入的该反相晶片选择信号、该指令信号及读取信号与写入信号的一NOR运算信号;一第一传输闸,用以传输该NAND闸的一输出信号以响应该时脉信号的第一状态;一第一锁存器,用以反相及锁存该第一传输闸的一输出信号;一第二传输闸,用以传输该锁存器的一输出信号以响应该时脉信号的第二状态;一第二锁存器,用以反相及锁存该第二传输闸的一输出信号;一第三传输闸,用于传输该第二锁存器的一输出信号以响应该时脉信号的第一状态;及一第三锁存器,用以反相及锁存该第三传输闸的一输出信号,以产生该读取信号。18.如申请专利范围第17项之解码器,其中该写入信号产生器包括:一第二NAND闸,其具有当作输入的该反相晶片选择信号、该指令信号的一反相信号、读取信号与写入信号的一NOR运算信号;一第四传输闸,用以传输该第二NAND闸的一输出信号以响应该时脉信号的第一状态;一第四锁存器,用以反相及锁存该第四传输闸的一输出信号;一第五传输闸,用以传输该第四锁存器的一输出信号以响应该时脉信号的第二状态;一第五锁存器,用以反相及锁存该第五传输闸的一输出信号;一第六传输闸,用以传输该第五锁存器的一输出信号以响应该时脉信号的第一状态;及一第六锁存器,用以反相及锁存该第六传输闸的一输出信号,以产生该写入信号。19.如申请专利范围第16项之解码器,其中该解码器元件包括:一第一解码器,用以当具有第一状态的、具有第一状态的该写入信号及具有第二状态的该读取信号被供应至该第一解码器时,便产生一模式设定指令;一第二解码器,用以当具有第一状态的该反相晶片选择信号、具有第一状态的该读取信号及具有第一状态的该写入信号被供应至该第二解码器时,便产生一主动指令;一第三解码器,用以当具有第二状态的该反相晶片选择信号、具有第一状态的该读取信号及具有第二状态的该写入信号被供应至该第三解码器时,便产生一写入指令;一第四解码器,用以当具有第二状态的该反相晶片选择信号、具有第二状态的该读取信号及具有第一状态的该写入信号被供应至该第四解码器时,便产生一读取指令;及一第五解码器,用以当具有第一状态的该反相晶片选择信号、具有第一状态的该读取信号及具有第二状态的该写入信号被供应至该第五解码器时,产生一重新整理指令。20.一种在半导体记忆装置中解码指令之方法,其包含:产生一读取信号,该读取信号从第一状态转变成第二状态,以响应一时脉信号从第二状态转变成第一状态,这是发生于当一反相晶片选择具有第一状态且一指令信号具有第二状态以响应该时脉信号从第一状态转变成第二状态;产生一写入信号,该写入信号从第一状态转变成第二状态,以响应一时脉信号从第二状态转变成第一状态,这是发生于当该反相晶片选择具有第一状态且该指令信号具有第一状态以响应该时脉信号从第一状态转变成第二状态;及解码该反相晶片选择信号、该读取信号与该写入信号,以产生内部指令信号。21.如申请专利范围第20项之方法,其进一步包含:当该反相晶片选择信号具有第一状态、该写入信号具有第一状态及该读取信号具有第二状态时,便产生一模式设定指令;当该反相晶片选择信号具有第一状态、该读取信号具有第一状态及该写入信号具有第一状态时,便产生一主动指令;当该反相晶片选择信号具有第二状态、该读取信号具有第一状态及该写入信号具有第二状态时,便产生一写入指令;当该反相晶片选择信号具有第二状态、该读取信号具有第二状态及该写入信号具有第一状态时,便产生一读取指令;及当该反相晶片选择信号具有第一状态、该读取信号具有第一状态及该写入信号具有第二状态时,便产生一重新整理指令。图式简单说明:图1是描述使用在DDR SDRAM装置的一传统指令解码器操作的时序图;图2是描述使用在传统FCRAM装置的一指令解码器操作的时序图;图3系根据本发明的一具体实施例而描述使用在半导体记忆装置的一指令解码器方块图,并且能以双倍资料率同步动态随机存取记忆体(DDR SDRAM)装置与一快速周期随机存取记忆体(FCRAM)装置操作;图4系描述图3的FCRD信号产生电路的电路图;图5系描述图3的FCWR信号产生电路的电路图;图6系描述图4和5的电路操作时序图;图7系描述图3的解码器电路图;图8系根据本发明的另一具体实施例而描述半导体记忆装置的一指令解码器方块图;及图9系描述图8的解码器电路图。 |
