| 主权项 |
1.一种半导体积体电路,其包含有:具备含有可授受电信号的第1输入搭接点的第1晶片及含有可授受电信号的第2输入搭接点的第2晶片;上述第1晶片,包括正常动作时用以接收第1电压供给的第1电源供给节点;上述正常动作时用以接收较上述第1电压低的第2电压供给的第2电源供给节点;上述第1输入搭接点的电压较上述第1电源供给节点高指定电压以上的情况,于两者间形成电流路径,同时,上述第1输入搭接点的电压较上述第2电源供给节点低指定电压以上的情况,于两者间形成电流路径的第1保护电路;及于测试时,用以设定上述第1及第2电源供给节点的电压的第1测试电源电压控制部;上述第2晶片,包括上述正常动作时用以接收上述第1电压供给的第3电源供给节点;上述正常动作时用以接收上述第2电压供给的第4电源供给节点;上述第2输入搭接点的电压较上述第3电源供给节点高指定电压以上的情况,于两者间形成电流路径,同时,上述第2输入搭接点的电压较上述第4电源供给节点低指定电压以上的情况,于两者间形成电流路径的第2保护电路;及于上述测试时,用以设定上述第3及第4电源供给节点的电压的第2测试电源电压控制部;又具备用以电性连接上述第1及第2输入搭接点的外部端脚端子,上述外部端脚端子系于上述测试中,接收上述第1及第2输入搭接点间用以测试上述连接的指定电流的输入。2.如申请专利范围第1项之半导体积体电路,其中,上述第1保护电路具备将从上述第1输入搭接点朝向上述第1电源供给节点的方向为顺方向,电性结合上述第1输入搭接点及上述第1电源供给节点间的第1整流元件;及将从上述第2电源供给节点朝向上述第1输入搭接点的方向为顺方向,电性结合上述第1输入搭接点及上述第2电源供给节点间的第2整流元件;上述第2保护电路具备将从上述第2输入搭接点朝向上述第3电源供给节点的方向为顺方向,电性结合上述第2输入搭接点及上述第3电源供给节点间的第3整流元件;及将从上述第2电源供给节点朝向上述第2输入搭接点的方向为顺方向,电性结合上述第2输入搭接点及上述第4电源供给节点间的第4整流元件。3.如申请专利范围第1项之半导体积体电路,其中,上述测试包括第1及第2副测试,于上述第1副测试中,上述第1测试电源电压控制部系将上述第1电压分别供给上述第1及第2电源供给节点,上述第2测试电源电压控制部系将上述第1电压及第2电压分别供给上述第3及第4电源供给节点;于上述第2副测试中,上述第1测试电源电压控制部系将上述第1电压及第2电压分别供给上述第1及第2电源供给节点,上述第2测试电源电压控制部系将上述第1电压分别供给上述第3及第4电源供给节点。4.如申请专利范围第1项之半导体积体电路,其中,上述测试包括第1及第2副测试,于上述第1副测试中,上述第1测试电源电压控制部系将上述第2电压分别供给上述第1及第2电源供给节点,上述第2测试电源电压控制部系将上述第1电压及第2电压分别供给上述第3电源供给节点及第4电源供给节点;于上述第2副测试中,上述第1测试电源电压控制部系将上述第1电压及上述第2电压分别供给上述第1电源供给节点及第2电源供给节点,上述第2测试电源电压控制部系将上述第2电压分别供给上述第3及第4电源供给节点。5.如申请专利范围第1项之半导体积体电路,其中,上述第1测试电源电压控制部具有响应第1电信号电性结合于上述第2电源供给节点与上述第2电压间的第1开关;上述第2测试电源电压控制部具有响应第2电信号电性结合于上述第4电源供给节点与上述第2电压间的第2开关。6.如申请专利范围第5项之半导体积体电路,其中,上述第1开关系为响应第1测试信号电性切离上述第2电源供给节点与上述第2电压间的第IMOS电晶体;上述第2开关系为响应第2测试信号电性切离上述第4电源供给节点与上述第2电压间的第2MOS电晶体。7.如申请专利范围第1项之半导体积体电路,其中,上述第1测试电源电压控制部具有响应第1电信号电性结合于上述第1电源供给节点与上述第1电压间的第1开关;上述第2测试电源电压控制部具有响应第2电信号电性结合于上述第3电源供给节点与上述第1电压间的第2开关。8.如申请专利范围第7项之半导体积体电路,其中,上述第1开关系为响应第1测试信号电性切离上述第1电源供给节点与上述第1电压间的第1MOS电晶体;上述第2开关系为响应第2测试信号电性切离上述第3电源供给节点与上述第1电压间的第2MOS电晶体。9.如申请专利范围第2项之半导体积体电路,其中,上述第2及第4整流元件分别为形成于使用第1井从基板电性分离的第2井的电场效应型电晶体。10.如申请专利范围第2项之半导体积体电路,其中,上述第2及第4整流元件分别为藉由形成于半导体基板上的绝缘膜,接合设于从上述半导体基板电性切离的区域的第1导电型半导体区域及第2导电型半导体区域的二极体元件。11.如申请专利范围第2项之半导体积体电路,其中,上述第2及第4整流元件分别具有由设于被基板电性绝缘的区域的P型区域及N型区域所形成的多晶矽层的二极体元件。图式简单说明:图1为根据本发明实施形态1进行端脚接线测试的半导体积体电路1000的概念图。图2为显示本发明实施形态1的端脚接线测试的设定条件及测定结果的图。图3为显示本发明实施形态1的变化例的端脚接线测试的设定条件及测定结果的图。图4为根据本发明实施形态2进行端脚接线测试的半导体积体电路1010的概念图。图5为显示本发明实施形态2的端脚接线测试的设定条件及测定结果的图。图6为根据本发明实施形态2的变化例进行端脚接线测试的半导体积体电路1020的概念图。图7为显示本发明实施形态2的端脚接线测试的设定条件及测定结果的图。图8为显示由与二极体D1a及D2a等效的MOS电晶体Tr1及Tr2所构成的输入保护电路100的站立构造图。图9为显示根据本发明实施形态3的MOS电晶体Tr2a的站立构造图。图10为显示形成于SOI基板上的二极体D1aa及D2aa的站立构造图。图11为显示可与图10的二极体D1aa及D2aa进行交换的二极体D1a#及D2a#的站立构造图。图12为多晶片封装的概念图。 |
