| 主权项 |
1.一种具有能经由接合垫连接选取可用输入/输出(I/O)通道数量之半导体电路,用以改变输入/输出通道的初始选择数量电路,包含:至少一接合选择电路,其耦合到一电位,且具有一致能/失效输入;及一输出信号,该输出信号系耦合到输入/输出通道选择接合垫;至少一闩闸熔丝电路,其耦合一电位,且具有一致能/失效输入;及一输出信号,连接到该输入/输出通道选择接合垫;当该至少一接合选择电路接收一失效信号时,该至少一闩闸熔丝的进一步连接能接收一致能信号,而且当该至少一接合选择电路接收致能信号时,接收一失效信号;及一致能闩闸熔丝电路,用以当该熔丝未烧断时,可提供该等致能与失效输入之一;且当该熔丝烧断时,可提供该等致能与失效输入的另一者。2.如申请专利范围第1项之电路,其进一步包含一反相器电路,连接到该致能闩闸熔丝电路与该至少一接合选择电路与至少一熔丝电路任一之间。3.如申请专利范围第1项之电路,其中该至少一闩闸熔丝电路包含两闩闸熔丝电路,每个系耦合到不同输入/输出通道选择接合垫,而且每个该至少一接合选择电路包含两接合选择电路,且每个是连接到不同输入/输出通道选择接合垫。4.如申请专利范围第2项之电路,其中该至少一闩闸熔丝电路包含两闩闸熔丝电路,每个系连接到不同输入/输出通道选择接合垫,而且每个至少一接合选择电路包含两接合选择电路,每个是连接到不同输入/输出通道选择接合垫。5.如申请专利范围第1项之电路,其中该至少一闩闸熔丝包含一普通熔丝,且当烧断时,电路可提供一开路。6.如申请专利范围第2项之电路,其中该至少一闩闸熔丝包含一普通熔丝,且当烧断时,电路可提供一开路。7.如申请专利范围第3项之电路,其中该至少一闩闸熔丝包含一普通熔丝,且当烧断时,电路可提供一开路。8.如申请专利范围第4项之电路,其中该至少一闩闸熔丝包含一普通熔丝,且当烧断时,电路可提供一开路。9.如申请专利范围第1项之电路,其中该至少一闩闸熔丝包含一抗熔丝,用以当该熔丝烧断时,提供一导电电路。10.如申请专利范围第2项之电路,其中该至少一闩闸熔丝包含一抗熔丝,用以当该熔丝烧断时,提供一导电电路。11.如申请专利范围第3项之电路,其中该至少一闩闸熔丝包含一抗熔丝,用以当该熔丝烧断时,提供一导电电路。12.如申请专利范围第4项之电路,其中该至少一闩闸熔丝包含一抗熔丝,用以当该熔丝烧断时,提供一导电电路。13.如申请专利范围第5项之电路,其进一步包含与每个至少一普通熔丝并联的一抗熔丝,以使每个开路可透过烧断适当并联抗熔丝而保持工作。14.如申请专利范围第6项之电路,其进一步包含与每个至少一普通熔丝并联的一抗熔丝,以使每个开路可透过烧断适当并联抗熔丝而保持工作。15.如申请专利范围第7项之电路,其进一步包含与每个至少一普通熔丝并联的一抗熔丝,以使每个开路可透过烧断适当并联抗熔丝而保持工作。16.如申请专利范围第8项之电路,其进一步包含与每个至少一普通熔丝并联的一抗熔丝,以使每个开路可透过烧断适当并联抗熔丝而保持工作。17.如申请专利范围第1项之电路,其中该至少一闩闸熔丝电路系进一步包含一闩控电路操作,以使当该熔丝未烧断时,一高与低信号之一便可提供给一输入/输出通道选择接合垫;且当该熔丝烧断时,该高与低信号的另一者系提供给该输入/输出通道选择接合垫。18.如申请专利范围第2项之电路,其中该至少一闩闸熔丝电路系进一步包含一闩控电路操作,以使当该熔丝未烧断时,一高与低信号之一便可提供给一输入/输出通道选择接合垫;且当该熔丝烧断时,该高与低信号的另一者系提供给该输入/输出通道选择接合垫。19.如申请专利范围第5项之电路,其中该至少一闩闸熔丝电路系进一步包含一闩控电路操作,以使当该熔丝未烧断时,一高与低信号之一便可提供给一输入/输出通道选择接合垫;且当该熔丝烧断时,该高与低信号的另一者系提供给该输入/输出通道选择接合垫。20.如申请专利范围第9项之电路,其中该至少一闩闸熔丝电路系进一步包含一闩控电路操作,以使当该熔丝未烧断时,一高与低信号之一便可提供给一输入/输出通道选择接合垫;且当该熔丝烧断时,该高与低信号的另一者系提供给该输入/输出通道选择接合垫。21.一种具有可选择数量输入/输出通道之半导体电路,其包含:用以接收一信号的至少一选择输入,以选取一预定数量的输入/输出通道;及至少一熔丝电路,用以当该熔丝是一烧断或未烧断之一情况时,可提供该信号供选取;且当该熔丝是在一烧断或未烧断的另一情况时,不提供该信号供选取。22.如申请专利范围第21项之电路,其中该至少一选择输入包含两选择输入,而且该至少一熔丝电路包含两熔丝电路,该等两熔丝电路是每个耦合到该等两选择输入。23.如申请专利范围第21项之电路,其中该至少一熔丝电路进一步包含一闩控电路。24.如申请专利范围第22项之电路,其中该等两熔丝电路的每个进一步包含一闩控电路。25.如申请专利范围第21项之电路,其中该熔丝电路包含一普通熔丝,用以当该熔丝烧断时,电路可提供一开路。26.如申请专利范围第22项之电路,其中该熔丝电路包含一普通熔丝,用以当该熔丝烧断时,电路可提供一开路。27.如申请专利范围第21项之电路,其中该熔丝电路包含一抗熔丝,用以当该抗熔丝烧断时,提供一导电电路。28.如申请专利范围第22项之电路,其中该熔丝电路包含一抗熔丝,用以当该抗熔丝烧断时,提供一导电电路。29.如申请专利范围第23项之电路,其中该熔丝电路包含一抗熔丝,用以当该抗熔丝烧断时,提供一导电电路。30.如申请专利范围第24项之电路,其中该熔丝电路包含一抗熔丝,用以当该抗熔丝烧断时,提供一导电电路。31.如申请专利范围第21项之电路,其系进一步包含一反相器电路,该反相器电路是连接在该至少一熔丝电路与该至少一选择输入之间。32.如申请专利范围第22项之电路,其系进一步包含一反相器电路,该反相器电路是连接在该至少一熔丝电路与该至少一选择输入之间。33.如申请专利范围第23项之电路,其系进一步包含一反相器电路,该反相器电路是连接在该闩控电路与该至少一选择输入之间。34.如申请专利范围第24项之电路,其系进一步包含一反相器电路,该反相器电路是连接在该等两闩控电路的每一者与该等两选择输入的每一者之间。35.如申请专利范围第21项之电路,其中该至少一熔丝电路包含:至少一普通熔丝,用以当烧断时,可提供一开路;及一抗熔丝,用以当烧断时,提供一导电电路。36.一种具有选择数量输入/输出之半导体电路,其中该选择数量的输入/输出通道可改变成不同数量,该记忆体晶片包含:一选择信号,用以选取一预定数量的输入/输出通道;至少两对熔丝电路,该等至少两对的每个熔丝电路的耦合可接收一致能信号,及用以当它的熔丝是在一烧断或未烧断之一情况时,可提供该信号供选择;且当熔丝是在一烧断或未烧断的另一情况时,可提供该信号供选择;一第一熔丝致能电路,当其熔丝是在一烧断或未烧断之一情况时,可提供一第一致能信号;且当熔丝是在一烧断或未烧断的另一情况时,不提供该第一致能信号;一第二熔丝致能电路,用以当该第二熔丝致能电路的一熔丝是在一烧断或未烧断之一情况时,可将一第二致能信号提供给一致能对的该等熔丝电路;且当熔丝是在一烧断或未烧断的另一情况时,不提供该第二致能信号;一反相器电路,其耦合可从该第二熔丝电路接收该第二致能信号,用以当该第二致能信号未提供时,可提供一致能输出;且当该第二致能信号提供时,不提供该致能输出;及一逻辑闸,用以从该第一熔丝致能电路接收该第一致能信号,及用以从该反相器电路接收该致能信号;该逻辑闸可提供一致能信号,以便当来自该第一熔丝致能电路与该反相器电路的该等信号提供时,可启动另一对的该等熔丝电路。37.如申请专利范围第36项之电路,其中该记忆体晶片是在一输入/输出建构选择前封装。38.一种用以提供具有使用者可选择的许多输入/输出通道的半导体电路之方法,其包含;提供复数个半导体电路,每个半导体电路包含至少一熔丝电路,用以当该熔丝烧断时,可提供一选择输出信号;及烧断在每个半导体电路的该至少一熔丝电路上的至少一熔丝,以提供用以选取输入/输出通道数量的信号。39.如申请专利范围第38项之方法,其中等该复数个提供的半导体电路具有一预先设定选取数量的输入/输出通道数量,且该用以烧断至少一熔丝的步骤可选取不同于该预先设定选取数量的另一数量输入/输出通道。40.如申请专利范围第38项之方法,其中该烧断步骤包含烧断在一第一致能电路中的熔丝,以允许一第一组熔丝电路可选择,然后烧断该第一组熔丝电路的选择熔丝,以选取输入/输出通道数量。41.如申请专利范围第40项之方法,其进一步包含;用以烧断在一第二致能电路熔丝的步骤,以使供选择的该第一组熔丝电路失效,及允许一第二组熔丝电路来选取;及烧断该第二组熔丝电路的选择熔丝,以选取不同数量的输入/输出通道。42.如申请专利范围第38项之方法,其进一步包含在该烧断步骤之前,该用以将该半导体电路封装的步骤。43.如申请专利范围第39项之方法,其进一步包含在该烧断步骤之前,该用以将该半导体电路封装的步骤。44.如申请专利范围第40项之方法,其进一步包含在该烧断步骤之前,该用以将该半导体电路封装的步骤。45.如申请专利范围第41项之方法,其进一步包含在该烧断步骤之前,该用以将该半导体电路封装的步骤。46.如申请专利范围第39项之方法,其中该用以烧断至少一熔丝的步骤系进一步包含将一闩闸电路的输出反相,以提供用以选取输入/输出通道数量的该信号。47.如申请专利范围第38项之方法,其中该用以烧断至少一熔丝的步骤包含烧断至少一熔丝,且当该熔丝烧断时,可提供一开路。48.如申请专利范围第39项之方法,其中该用以烧断至少一熔丝的步骤包含烧断至少一熔丝,且当该熔丝烧断时,可提供一开路。49.如申请专利范围第40项之方法,其中该用以烧断至少一熔丝的步骤包含烧断至少一熔丝,且当该熔丝浇断时,可提供一开路。50.如申请专利范围第41项之方法,其中该用以烧断至少一熔丝的步骤包含烧断至少一熔丝,且当该熔丝烧断时,可提供一开路。51.如申请专利范围第42项之方法,其中该用以烧断至少一熔丝的步骤包含烧断至少一熔丝,且当该熔丝烧断时,可提供一开路。52.如申请专利范围第38项之方法,其中该用以烧断至少一熔丝的步骤包含烧断至少一抗熔丝,且当该抗熔丝烧断时,可提供一闭路连接。53.如申请专利范围第39项之方法,其中该用以烧断至少一熔丝的步骤包含烧断至少一抗熔丝,且当该抗熔丝烧断时,可提供一闭路连接。54.如申请专利范围第40项之方法,其中该用以烧断至少一熔丝的步骤包含烧断至少一抗熔丝,且当该抗熔丝烧断时,可提供一闭路连接。55.如申请专利范围第41项之方法,其中该用以烧断至少一熔丝的步骤包含烧断至少一抗熔丝,且当该抗熔丝烧断时,可提供一闭路连接。56.如申请专利范围第42项之方法,其中该用以烧断至少一熔丝的步骤包含烧断至少一抗熔丝,且当该抗熔丝烧断时,可提供一闭路连接。57.如申请专利范围第38项之方法,其中该等输入/输出通道是用于只将该等输入信号任一者传递给该该半导体电路,将只来自该半导体电路的输出信号与两输入信号传递给该半导体电路,及来自该半导体电路的输出信号。58.如申请专利范围第1项之电路,其中该等经由输入/输出通道传递的信号包含:只将该等输入信号任一者传输给该电路,将只来自该半导体电路的输出信号与两输入信号传递给该半导体电路,及来自该半导体电路的输出信号。59.如申请专利范围第21项之电路,其中该等经由输入/输出通道传递的信号包含:只将该等输入信号任一者传输给该电路,将只来自该半导体电路的输出信号与两输入信号传递给该半导体电路,及来自该半导体电路的输出信号。60.如申请专利范围第36项之电路,其中该等经由输入/输出通道传递的信号包含:只将该等输入信号任一者传输给该电路,将只来自该半导体电路的输出信号与两输入信号传递给该半导体电路,及来自该半导体电路的输出信号。61.如申请专利范围第1项之电路,其中该半导体电路是一记忆体装置。62.如申请专利范围第21项之电路,其中该半导体电路是一记忆体装置。63.如申请专利范围第36项之电路,其中该半导体电路是一记忆体装置。64.如申请专利范围第38项之方法,其中该半导体电路是一记忆体装置。65.如申请专利范围第39项之方法,其中该预设设量的输入/输出通道选择是需要最低测试时间,该用以烧断至少一熔丝的步骤是选择客户所需的输入/输出通道数量。66.如申请专利范围第41项之方法,其中该用以烧断该第一组熔丝的步骤是提供所需最低测试时间的产品架构,且该用以烧断该第二记录组选择熔丝的步骤是提供一需要的架构。图式简单说明:图1a、1b、和1c系描述一先前技艺晶片,其中输入/输出建构选择是透过将连接电线连接到接合垫而于16.8.和4输入/输出建构选取。图2a、2b、2c和2d系根据本发明的说明而描述适于建构输入/输出通道建构的闩闸类型熔丝与抗熔丝电路的不同具体实施例。图3a和3b系描述一具体实施例,其中初始的输入/输出通道建构或建构是透过将一接合电线连接到一接合垫而于x16设定,但是可根据本发明的说明而建构。图4系描述本发明的一具体实施例,其中在该半导体装置封包之后,输入/输出通道建构能反应客户的顺序而选择及设定,但是可于稍后日期不同使用建构。图5系描述本发明的另一具体实施例,其中最初的输入/输出结构是根据透过将接合电线连接到接合垫的先前技艺而设定。然后,建构可透过使接合选择建构失效及启动一闩闸电路而改变。 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