| 主权项 |
1.一种半导体记忆体,其具有被分割位元线以及公用位元线,该等被分割位元线是利用在行方向分割记忆胞所连接之各位元线成为多于一组而被得到,并且该等公用位元线是逐行地被使用以得到输出至被分割位元线的电压,该记忆体包含:一组列方向选择电路,用以反应至一组列输入位址信号而在一列方向中选择预定的记忆胞族群;一组行方向选择电路,用以反应至一组行输入位址信号而在一行方向中选择预定的记忆胞族群;以及连接-不连接电路,其连接一组被分割的位元线至对应的公用位元线并且其不连接对应至其他行之被分割的位元线至对应的公用位元线,该一组被分割位元线对应至分别地被连接到利用列方向选择电路所选择的记忆胞族群之被分割位元线之行方向选择电路所选择的行。2.如申请专利范围第1项之半导体记忆体,其中该等被分割位元线及公用位元线构成使用于一般信号之一般信号线以及使用于辅助信号之辅助信号线的组对。3.如申请专利范围第1项之半导体记忆体,其中:该连接-不连接电路依据该分割位元线被置放;并且用以依据行方向选择电路之选择结果而控制该连接-不连接电路之行方向选择信号线平行于该公用位元线被置放。4.如申请专利范围第3项之半导体记忆体,其中:该公用位元线以及该行方向选择信号线被置放在相同接线层上;并且在读取时保持在预定电位的一组信号线被置放在相同行之公用位元线以及行方向选择信号线之间。5.如申请专利范围第4项之半导体记忆体,其中保持在预定电位的该信号线是电源供应电压线、接地电压线、或者关于写入的预定信号线。6.如申请专利范围第3项之半导体记忆体,其中该公用位元线及该行方向选择信号线被置放在不同的接线层上。7.如申请专利范围第3项之半导体记忆体,其中:该公用位元线依据行方向选择电路之选择结果而经由进入ON或OFF状态之行开关而被连接到一组公用资料滙流排;并且该行方向选择信号同时也被使用作为用以控制行开关之信号。8.如申请专利范围第7项之半导体记忆体,其中:各行开关包含一组唯写行开关以及唯读行开关;并且该唯写行开关被连接到一组写入公用资料滙流排且该唯读行开关被连接到一组读取公用资料滙流排。9.如申请专利范围第1项之半导体记忆体,其中:该公用位元线经由一组多工器被连接到一组读取公用资料滙流排;并且各公用位元线被连接到被包含在该多工器中之电晶体闸极。10.如申请专利范围第1项之半导体记忆体,其进一步地包含:用以预先充电公用位元线之预先充电电路;以及一组预先充电电路控制电路,用以将对应至被行方向选择电路选择之行的一组预先充电电路置于一种非操作状态并且用以将其他的预先充电电路置于一种操作状态。11.如申请专利范围第1项之半导体记忆体,进一步地包含依据该分割位元线被定位之电晶体,其中该电晶体依据被分割位元线上之电压而连接或者不连接依据行以及行方向选择信号线被定位之公用位元线。12.如申请专利范围第11项之半导体记忆体,其中依据行被定位的公用位元线被整合成为一线以综合来自所有行的输出。图式简单说明:第1图是叙述本发明操作原理的图形。第2图是展示本发明第一实施例结构的一种电路图。第3(A)及3(B)图是展示第2图展示之群集控制电路详细结构范例的电路图。第4图是展示第2图中所展示之行开关详细结构范例之电路图。第5图是展示本发明第二实施例结构之电路图。第6图是展示第5图中之W行开关及R行开关详细结构范例之电路图。第7图是展示本发明第三实施例结构之电路图。第8图是展示第7图中所展示之多工器电路详细结构范例之电路图。第9图是展示第7图中所展示之多工器电路另一详细结构范例之电路图。第10图是展示本发明第四实施例结构之电路图。第11图是展示第10图中所展示之预先充电电路详细结构范例之电路图。第12图是展示本发明第五实施例结构之电路图。第13图是展示本发明第六实施例结构之电路图。第14图是展示本发明第七实施例结构之电路图。第15图是展示一种习见的半导体记忆体结构之电路图。 |
