| 主权项 |
1.一种供电于一晶片之装置,其包含:一具有至少一个电晶体的晶片;及一电压调整装置,其施加一第一电压及一第二电压到该至少一个电晶体,该电压调整装置进一步施加一第三电压到该至少一个电晶体的一本体接点,而施加该第一电压到该至少一个电晶体。2.如申请专利范围第1项之装置,其中该电压调整装置系位在该晶片的外部。3.如申请专利范围第1项之装置,其中该至少一个电晶体包含一PMOS电晶体,其具有一源极接点,一汲极接点,一闸极接点,及该本体接点,其中该第一电压系施加到该源极接点,而该第三电压系施加到该本体接点,该第三电压系高于该第一电压,藉此造成该至少一个电晶体的反向本体偏压。4.如申请专利范围第1项之装置,其中该电晶体包含一NMOS电晶体,其具有一源极接点,一汲极接点,一闸极接点及该本体接点,其中该第一电压系施加该源极接点,而该第三电压系施加该本体接点,该第三电压系低于该第一电压,藉以造成该至少一个电晶体的反向本体偏压。5.如申请专利范围第1项之装置,其中该电压调整装置进一步施加一第四电压到该晶片的另一个电晶体的一本体接点,而施加该第二电压到该另一个电晶体。6.如申请专利范围第1项之装置,其中该晶片进一步包含第一复数个信号线来施加该第一电压到该晶片的电晶体,第二复数个信号线来施加该第二电压到该晶片的电晶体,第三复数个信号线来施加该第三电压到该晶片的该电晶体。7.如申请专利范围第6项之装置,其中该第三复数个信号系实质上垂直于该第一复数个信号线。8.如申请专利范围第1项之装置,其中该第三电压造成该至少一个电晶体的一反向本体偏压。9.如申请专利范围第1项之装置,进一步包含一作业系统装置来控制该第三电压的一电压位准。10.一种供电于一晶片之装置,其包含:提供在一基板上的一复数个电晶体;提供在该基板上的第一复数个信号线,用以分布一第一电压到包含至少一电晶体的该复数个电晶体;提供在该基板上的第二复数个信号线,用以分布一第二电压到该复数个电晶体;及提供在该基板上的第三复数个信号线,用以分布一第三电压到该电晶体中的至少一个的一本体接点,而该第一电压系施加到该至少一个电晶体。11.如申请专利范围第10项之装置,进一步包含提供在该基板上的第四复数个信号线,用以分布一第四电压到其它的该电晶体的一本体接点,而该第二电压系施加到该其它的电晶体。12.如申请专利范围第10项之装置,其中该基板,该复数个电晶体,该第一复数个信号线,该第二复数个信号线,及该第三复数个信号线皆在一晶片之内。13.如申请专利范围第10项之装置,进一步包含一电压调整装置来施加该第一电压到该第一复数个信号线,并施加该第二电压到该第二复数个信号线,并施加该第三电压到该第三复数个信号线。14.如申请专利范围第10项之装置,其中该至少一个电晶体包含一PMOS电晶体,其具有一源极接点,一汲极接点,一闸极接点及该本体接点,其中该第一电压系施加于该源极接点,而该第三电压系施加于该本体接点,该第三电压系高于该第一电压,藉以造成该至少一个电晶体的反向本体偏压。15.如申请专利范围第10项之装置,其中该至少一个电晶体包含一NMOS电晶体,其具有一源极接点,一汲极接点,一闸极接点及该本体接点,其中该第一电压系施加于该源极接点,而该第三电压系施加于该本体接点,该第三电压系低于该第一电压,藉以造成该至少一个电晶体的反向本体偏压。16.如申请专利范围第10项之装置,其中该第三复数个信号线系实质上垂直于该第一复数个信号线。17.如申请专利范围第10项之装置,其中该第三电压造成该至少一个电晶体的一反向本体偏压。18.如申请专利范围第10项之装置,进一步包含一作业系统装置,以控制在该第三复数个信号线上的一电压位准。19.一种供电于一晶片之方法,该方法包含:施加一第一电压到至少一电晶体;施加一第二电压到该晶片的组件;及控制一第三电压来施加该至少一个电晶体的一本体接点,而该第一电压系施加于该至少一个电晶体。20.如申请专利范围第19项之方法,其中该第三电压产生该至少一电晶体的一反向本体偏压。21.如申请专利范围第19项之方法,进一步包含藉由施加一第四电压到该另一个电晶体的一本体接点来造成另一个电晶体的一反向本体偏压,而该第二电压系施加于该另一个电晶体。22.如申请专利范围第19项之方法,其中该电晶体包含一PMOS电晶体,其具有一源极接点,一汲极接点,一闸极接点及该本体接点,其中该第一电压系施加于该源极接点,而该第三电压系施加于该本体接点,该第三电压系高于该第一电压,藉以造成该至少一个电晶体的反向本体偏压。23.如申请专利范围第19项之方法,其中该电晶体包含一NMOS电晶体,其具有一源极接点,一汲极接点,一闸极接点及该本体接点,其中该第一电压系施加于该源极接点,而该第三电压系施加于该本体接点,该第三电压系低于该第一电压,藉以造成该至少一个电晶体的反向本体偏压。24.一种供电于一晶片之方法,该方法包含:以一正常功率模式来施加功率到该晶片;及以一较低功率模式来施加功率到该晶片。25.如申请专利范围第24项之方法,其中以该较低功率模式来施加功率到该晶片,其系包含在该晶片的电晶体上造成一反向本体偏压。26.如申请专利范围第25项之方法,其中该电晶体包含一PMOS电晶体,其具有一源极接点,一汲极接点,一闸极接点及该本体接点,其中在该较低功率模式下施加功率包含施加一第一电压于该源极接点,而施加一第二电压到该本体接点,该第二电压系高于该第一电压,藉以造成该PMOS电晶体的反向本体偏压。27.如申请专利范围第25项之方法,其中该电晶体包含一NMOS电晶体,其具有一源极接点,一汲极接点,一闸极接点及一本体接点,其中在该较低功率模式下施加功率,其包含施加一第二电压于该源极接点,而施加一第二电压到该本体接点,该第二电压系低于该第一电压,藉以造成该NMOS电晶体的反向本体偏压。图式简单说明:图1所示为根据本发明一范例具体实施例中耦合到一电压调整装置的晶片;图2所示为一PMOS电晶体;图3所示为根据本发明一范例具体实施例所耦合的一PMOS电晶体;图4所示为根据本发明一范例具体实施例所耦合的一NMOS电晶体;图5所示为根据本发明一范例具体实施例中一晶片的功率线圈;及图6所示为根据本发明一范例具体实施例中一晶片的信号线。 |
