| 主权项 |
1.一种用于在一制程环境中测试一包含随机逻辑元件区块之积体电路的方法,该方法包括步骤有:(a)执行内建的自我测试,至少部份地测试该积体电路之记忆体和资料路径;(b)执行诊断测试,至少部份个别地测试该随机逻辑元件区块;(c)使用测试向量来执行应力测试,至少部份集体地测试该随机逻辑元件区块;及(d)执行该积体电路之基于扫描的测试,至少部份地测试该积体电路中的结构错误。2.如申请专利范围第1项之方法,该方法进一步包括步骤:执行该积体电路之类比部份的类比测试。3.如申请专利范围第1项之方法,其中该积体电路为一原型积体电路,且该等步骤之执行顺序为步骤(a),然后步骤(b),然后步骤(c),以及然后步骤(d)。4.如申请专利范围第3项之方法,其中该积体电路包括一类比部份及一数位部份,该数位部份远大于该类比部份,且该方法进一步包括一在步骤(c)和(d)之间执行的步骤:执行该积体电路之类比部份的类比测试。5.如申请专利范围第3项之方法,其中该积体电路包括一类比部份及一数位部份,该类比部份远大于该数位部份,且该方法进一步包括一在步骤(a)之前执行的步骤:执行该积体电路之类比部份的类比测试。6.如申请专利范围第1项之方法,其中该积体电路为在一用于场用之积体电路生产的积体电路,且该等步骤之执行顺序为步骤(c),然后步骤(a),然后步骤(b),以及然后步骤(d)。7.如申请专利范围第6项之方法,其中该积体电路包括一类比部份及一数位部份,该数位部份远大于该类比部份,且该方法进一步包括一在步骤(b)和(d)之间执行的步骤:执行该积体电路之类比部份的类比测试。8.如申请专利范围第6项之方法,其中该积体电路包括一类比部份及一数位部份,该类比部份远大于该数位部份,且该方法进一步包括一在步骤(c)之前执行的步骤:执行该积体电路之类比部份的类比测试。9.一种用于测试积体电路之装置,该装置包括:a.一记忆体,用于储存起始内建自我测试所需之签名、诊断测试所需之输入、应力测试所需之测试向量以及基于扫描之测试所需之扫描样式;以及b.一处理器,用于起始内建自我测试、诊断测试、应力测试及基于扫描的测试并评估该积体电路在这些测试方面的效能。10.如申请专利范围第9项之装置,该装置根据初期错误侦测与初期错误监别的相对优先度,规划该处理器使其排定该积体电路的测试顺序。11.如申请专利范围第10项之装置,其中该初期错误监别的优先度超越初期错误侦测的优先度,且该处理器被规划按照内建自我测试、诊断测试、应力测试、然后是基于扫描之测试的次序,排定测试顺序。12.如申请专利范围第10项之装置,其中该初期错误侦测的优先度超越初期错误监别的优先度,且该处理器被规划按照应力测试、内建自我测试、诊断测试、及基于扫描之测试的次序,排定测试顺序。13.如申请专利范围第9项之装置,其中该记忆体进一步储存用于测试该积体电路之类比元件的类比测试,且该处理器被规划起始该等类比测试并评估该积体电路在该等类比测试方面的效能。14.一种电脑可读取媒体,该媒体储存一或多个连续的指令,用以测试一制造完成的积体电路,该积体电路包含记忆体、随机逻辑及资料路径之元件区块,该一或多个连续指令造成一或多个处理器执行复数个动作,该等动作包括:(a)执行内建自我测试,至少部份地测试该积体电路之记忆体及资料路径;(b)执行诊断测试,至少部份个别地测试该随机逻辑元件区块;(c)使用测试向量来执行应力测试,至少部份集体地测试该随机逻辑元件区块;以及(d)执行该积体电路之基于扫描的测试,至少部份地测试该积体电路之结构性错误。15.如申请专利范围第14项之电脑可读取媒体,该等动作进一步包括执行该积体电路之一类比部份之一类比测试。16.如申请专利范围第14项之电脑可读取媒体,其中该积体电路为一原型积体电路,且该等动作系以动作(a),然后动作(b),然后动作(c),以及然后动作(d)的顺序执行。17.如申请专利范围第14项之电脑可读取媒体,其中该积体电路为在一用于场用之积体电路生产的积体电路,且该等步骤之执行顺序为步骤(c),然后步骤(a),然后步骤(b),以及然后步骤(d)。18.一种用于测试一受测装置之探测卡,该探测卡包含:(a)一受测装置介面;(b)一测试器介面;(c)一记忆体,用于储存该受测装置所需的测试输入;以及(d)一资料转译器,连接在该记忆体及该测试器介面之间,用于格式化在该记忆体及该测试器介面之间通讯的测试资料。19.如申请专利范围第18项之探测卡,该探测卡进一步包含一时脉产生器,该时脉产生器连接在该测试器介面及该受测装置介面之间,用于从该测试器介面接收控制讯号并传送时脉讯号到该受测装置。20.如申请专利范围第18项之探测卡,该探测卡进一步包含连接到该记忆体之控制逻辑,用于提供输入给该受测装置。21.如申请专利范围第20项之探测卡,该探测卡进一步包含一时脉产生器,该时脉产生器连接在该测试器介面及该控制逻辑之间,用于从该测试器介面接收控制讯号并传送时脉讯号到该控制逻辑。22.如申请专利范围第21项之探测卡,该探测卡进一步包含一类比讯号产生器,该类比讯号产生器连接在该测试器介面及该受测装置介面之间,该类比讯号产生器被规划从该测试器介面接收代表一类比测试之数位讯号、根据该数位讯号产生一类比讯号以及传送该类比讯号到该受测装置介面。23.如申请专利范围第22项之探测卡,该资料转译器进一步连接在该受测装置介面及该测试器介面之间,用于格式化在该受测装置介面及该测试器介面之间通讯的测试资料,且该时脉产生器进一步连接到该受测装置介面,用于传送时脉讯号到该受测装置。24.如申请专利范围第18项之探测卡,其中该记忆体包含一先进先出(FIFO)。25.如申请专利范围第18项之探测卡,该探测卡进一步包含一摺回电路,该摺回电路连接至少该受测装置的两个接点。26.如申请专利范围第25项之探测卡,该探测卡进一步包含一连接到总计检核逻辑之元件介面。27.如申请专利范围第18项之探测卡,该探测卡进一步包含一类比讯号产生器,该类比讯号产生器连接在该测试器介面及该受测装置介面之间,该类比讯号产生器被规划从该测试器介面接收代表一类比测试的数位讯号、根据该数位讯号产生一类比讯号以及传送该类比讯号到该受测装置介面。28.如申请专利范围第27项之探测卡,该探测卡进一步包含一时脉产生器,该时脉产生器连接在该测试器介面及该受测装置介面之间,用于从该测试器介面接收时脉讯号及传送时脉讯号到该受测装置。29.如申请专利范围第18项之探测卡,该探测卡进一步包含一电源供应,该电源供应连接到该记忆体及该资料转译器,而且与该受测装置之间是电性绝缘的。30.如申请专利范围第18项之探测卡,该探测卡进一步包含一直接测试介面,用于从一测试器直接执行该受测装置之测试。31.如申请专利范围第18项之探测卡,该探测卡进一步包含一扫描测试介面,用于从一测试器直接执行该受测装置之测试。32.一种用于测试一受测装置之探测卡,该探测卡包含:(a)一受测装置介面;(b)一测试器介面;(c)一类比讯号产生器,连接在该测试器介面及该受测装置介面之间,该类比讯号产生器被规划从该测试器介面接收代表一类比测试之数位讯号、根据该数位讯号产生一类比讯号,以及传送该类比讯号到该受测装置介面;及(d)一资料转译器,连接在该受测装置介面及该测试器介面之间,且格式化在该受测装置介面及该测试器介面之间通讯的测试资料。33.如申请专利范围第32项之探测卡,该探测卡进一步包含一时脉产生器,该时脉产生器连接到该测试器介面及该控制逻辑,用于从该测试器介面接收控制讯号以及传送时脉讯号到该控制逻辑。34.如申请专利范围第32项之探测卡,该探测卡进一步包含一摺回电路,该摺回电路连接至少该受测装置的两个接点。35.如申请专利范围第34项之探测卡,其中该摺回电路包含一个连接到总计检核逻辑的元件介面。36.如申请专利范围第32项之探测卡,该探测卡进一步包含一电源供应,该电源供应连接到该记忆体及资料转译器,而且与该受测装置之间是电性绝缘的。37.如申请专利范围第32项之探测卡,该探测卡进一步包含一直接测试器介面,用于从一测试器直接执行该受测装置之测试。38.如申请专利范围第32项之探测卡,该探测卡进一步包含一扫描测试器介面,用于从一测试器直接执行该受测装置之扫描测试。39.一种用于测试一受测装置之探测卡,该探测卡包含:(a)一受测装置介面;(b)一测试器介面;(c)一连接该受测装置至少两个接点之摺回电路;以及(d)一资料转译器,连接在该受测装置介面及该测试器介面之间,且格式化在该受测装置介面及该测试器介面之间通讯的测试资料。40.如申请专利范围第39项之探测卡,该探测卡进一步包含一时脉产生器,该时脉产生器连接到该测试器介面及该控制逻辑,用于从该测试器介面接收控制讯号以及传送时脉讯号到该控制逻辑。41.如申请专利范围第39项之探测卡,该探测卡进一步包含一电源供应,该电源供应连接到该记忆体及资料转译器,而且与该受测装置之间是电性绝缘的。42.如申请专利范围第39项之探测卡,该探测卡进一步包含一直接测试器介面,用于从一测试器直接执行该受测装置之测试。43.如申请专利范围第39项之探测卡,该探测卡进一步包含一扫描测试器介面,用于从一测试器直接执行该受测装置之扫描测试。44.一种积体电路,该积体电路包含:(a)复数个经由一滙流排连接之电路元件区块;(b)复数个具有复数条对应之连接至该滙流排之引线I/O接点,该等I/O接点提供与该积体电路之外界通讯的能力;(c)一摺回电路,用于将在该等复数条引线之一上面传送之一讯号重新导向到该等复数个接点之一;及(d)用于启用及停用该摺回电路之摺回逻辑。45.如申请专利范围第44项之积体电路,该积体电路进一步包含一连接至该滙流排之测试埠,且每一个该等电路元件区块各包含一个与该装置滙流排的介面。46.如申请专利范围第45项之积体电路,其中该测试埠包含一个通讯起始包装器且每一区块介面包含一目标包装器。47.如申请专利范围第46项之积体电路,其中该积体电路进一步包含一经由一区块介面连接到该滙流排的可锁定记忆体。48.一种电脑可读取媒体,其中储存一或多个连续的用于指出一积体电路的指令,该等一或多个连续的指令促使一或多个处理器执行复数个动作,该等动作包括:(a)指出复数个经由一滙流排互连之电路元件区块;(b)指出复数个具有复数条对应之连接至该滙流排之引线的I/O接点,该等I/O接点提供与该积体电路之外界通讯的能力;(c)指出一摺回电路,该摺回电路用于将在该等复数条引线之一上面传送之一讯号重新导向到该等复数个接点之一;以及(d)指出用于启用及停用该摺回电路之摺回逻辑。49.如申请专利范围第48项之电脑可读取媒体,该等动作进一步包括指出一连接至该滙流排之测试埠,且每一个该等元件区块各包含一个与装置滙流排的区块介面。50.如申请专利范围第49项之电脑可读取媒体,其中该测试埠包含一通讯起始包装器且每一区块介面包含一目标包装器。51.如申请专利范围第50项之电脑可读取媒体,该等动作进一步包括指出一经由一区块介面连接到该滙流排之可锁定的记忆体。52.一用于测试一受测装置之测试装置,该测试装置包括:(a)受测装置,该受测装置包含一记忆体及一测试逻辑,用于在测试该受测装置的期间锁定至少一部份该记忆体;(b)一测试器,该测试器连线至该受测装置,且传送数位讯号以锁定至少一部份该记忆体;及(c)一连线至该受测装置及该测试器之探测卡,该探测卡包含一用于传送时脉讯号到该受测装置之时脉产生器及一连线于该受测装置介面及该测试器介面之间的资料转译器,该资料转译器格式化在该受测装置介面及该测试器介面之间通讯的测试资料。53.如申请专利范围第52项之测试装置,其中该受测装置进一步包含一连接到该受测装置上之一装置滙流排之测试埠,且该受测装置之每一个元件区块各包含一个与该装置滙流排的区块介面。54.如申请专利范围第53项之测试装置,其中该测试部包含一通讯起始包装器,且每一区块介面包含一目标包装器。55.如申请专利范围第52项之测试装置,其中该受测装置包含一用以将来自该受测装置之输出讯号输入到该受测装置的摺回电路及一用以启动该摺回电路的逻辑。56.一种用于产生测试向量以便在一制造测试台测试一积体电路之方法,该方法括步骤:(a)获得功能层级的测试向量;(b)将该等测试向量转换成一系列的讯息区块;(c)应用一介面协定到该等一系列之讯息区块以产生测试向量资料;及(d)应用一用于一受测装置之介面协定于该测试向量资料。57.一种用于产生测试向量以便在一制造测试台测试一积体电路之装置,该装置包含:(a)一用于储存功能层级之测试向量的记忆体;及(b)一连接到该记忆体的处理器,用于将该等测试向量转译成讯息区块、应用一介面协定到该讯息区块以产生测试向量资料,以及应用一用于一受测装置之介面协定于该测试向量资料。58.一种用于产生测试向量以便在一制造测试台测试一积体电路之装置,该装置包含:(a)一用于储存功能层级之测试向量的装置;及(b)一处理装置,连接到该用于储存功能层级之测试向量的装置,该处理装置用于将该等测试向量转译成讯息区块、应用一介面协定到该讯息区块以产生测试向量资料,以及应用一用于一受测装置之介面协定于该测试向量资料。59.一种电脑可读取媒体,该电脑可读取媒体储存一或多个连续的指令,用于产生测试向量以便在一制造测试台测试一积体电路,该等一或多个连续的指令促使一或多个处理器执行复数个动作,该等动作包括:(a)指出功能层级的测试向量;(b)将该等测试向量转换成一系列的讯息区块;(c)应用一介面协定到该等一系列之讯息区块以产生测试向量资料;及(d)应用一用于一受测装置之介面协定于该测试向量资料。60.一种用于产生诊断测试以便在一制造测试台测试一积体电路之方法,该方法包括步骤:(a)获得用于一积体电路设计之虚拟元件区块的功能层级测试向量;(b)将该等诊断测试转译成准确定时诊断测试;(c)将该准确定时诊断测试转换成记忆载入指令;及(d)应用一用于一受测装置之介面协定于该记忆载入指令。61.一种电脑可读取媒体,该电脑可读取媒体储存一或多个连续的指令,用于产生测试向量以便在一制造测试台测试一积体电路,该等一或多个连续的指令促使一或多个处理器执行复数个动作,该等动作包括:(a)指出一复数个虚拟元件区块;(b)指出该等复数个虚拟元件区块之间的互连;(c)指出一复数个用于测试已制造完成之该等复数个虚拟元件区块之诊断测试的集合,每一个该等诊断测试的集合测试该等复数个虚拟元件区块中对应的一个;及(d)指定一个用于测试该已制造完成之积体电路之测试向量的集合。62.一种电脑可读取媒体,该电脑可读取媒体储存一或多个连续的指令,用于产生测试向量以便在一制造测试台测试一积体电路,该等一或多个连续的指令促使一或多个处理器执行复数个动作,该等动作包括:(a)指出用于测试该积体电路之功能规格之一功能层级的测试向量;(b)将该等测试向量转译成讯息区块;(c)应用一介面协定到该等一系列之讯息区块以产生测试向量资料;及(d)应用该积体电路之一介面协定于该测试向量资料。63.一种用于制造一电脑可读取媒体之方法,该电脑可读取媒体包含一积体电路之一设计及用于制造和测试该已制造完成之积体电路的功能的测试输入的集合,该方法包括步骤:(a)设计要用在该积体电路之设计中的虚拟元件区块;(b)针对每一虚拟元件区块设计一诊断测试;(c)决定包含该等虚拟元件区块之该积体电路的设计;(d)获得用于该积体电路之高阶测试向量;(e)利用该等测试向量及诊断测试来验证该积体电路;(f)扩大该等诊断测试及测试向量到一制程环境;及(g)连同该等扩大的测试向量包装该积体电路之设计。图式简单说明:图1为与本发明各个具体实施例相关之电脑装置的图示。图2为使用图1所示电脑装置,在元件区块已布放到该积体电路晶片之后,所产生之简化的积体电路图示。图3为设计一电路之一般程序的流程图,图示为该抽象电路(circuit abstraction)的各个不同阶层。图4所示为一虚拟元件区块及诊断测试资讯管理装置,图中说明虚拟元件区块资讯(包括测试和诊断资讯)在一电子设计自动化程序之各个阶段中的应用。图5为图4所示测试台之一具体实施例的方块图。图6A为将测试从一设计验证阶段转译到一制造阶段之程序的流程图,其中系对已制造好之个别的IC做测试。图6B为将一虚拟IC设计之验证测试移植到制造阶段之用以确认该设计的真实IC测试。图7为规划一测试台以帮助执行扩大到制程环境之测试向量及诊断测试的步骤。图8为一晶片的实体配置图,该晶片具有传送诊断资料到电路区块以便执行特定诊断测试的介面,以及传送测试向量资料到适当的记忆体以便启动一局部at-speed应力测试执行的介面。图9A为图7所提及之摺回机制之一较佳实作例,其中该摺回机制完全地驻在该受测晶片上。图9B为图7所提及之摺回机制之另一较佳实作例,其中测试资料从一PCI介面写出,然后再从一I/O接点写出。图10为一探测卡以及至一DUT及测试器之介面卡的实体配置图。图11为一晶片制造测试程序之较佳测试顺序的流程图。 |
