| 主权项 |
1.一种多晶片半导体封装件,系包括:一基板,具有一上表面及一相对之下表面;至少一第一晶片,接置于该基板之上表面上;一不具导电性材料,敷设至该第一晶片及基板之上表面上的预定部位;至少一第二晶片,接置于该不具导电性材料上,该第二晶片形成有至少一不会干扰该第一晶片之悬浮部分,其中,该不具导电性材料之面积系至少对应于该第二晶片之面积,以使该第二晶片之悬浮部分支撑于该不具导电性材料上;以及一封装胶体,形成于该基板之上表面上,用以包覆该第一与第二晶片。2.如申请专利范围第1项之半导体封装件,复包括:多数焊球,植接于该基板之下表面上。3.如申请专利范围第1项之半导体封装件,其中,该不具导电性材料系一具弹性胶黏剂。4.如申请专利范围第1项之半导体封装件,其中,该不具导电性材料系夹置于该第一与第二晶片之间。5.如申请专利范围第1项之半导体封装件,其中,该第二晶片之悬浮部分系支撑于该不具导电性材料敷设至该基板上之部分。6.如申请专利范围第1项之半导体封装件,其中,该第二晶片系与该第一晶片成交错方式设置。7.如申请专利范围第1项之半导体封装件,其中,该第二晶片系与该第一晶片成平行方式设置。8.如申请专利范围第1项之半导体封装件,其中,该第二晶片之面积系大于该第一晶片之面积。9.如申请专利范围第1项之半导体封装件,其中,各该第一与第二晶片系藉多数焊线电性连接至该基板。10.一种多晶片半导体封装件之制法,系包括下列步骤:制备一基板,该基板具有一上表面及一相对之下表面;接置至少一第一晶片于该基板之上表面上;敷设一不具导电性材料至该第一晶片及基板之上表面上的预定部位;接置至少一第二晶片于该不具导电性材料上,该第二晶片形成有至少一不会干扰该第一晶片之悬浮部分,其中,该不具导电性材料之面积系至少对应于该第二晶片之面积,以使该第二晶片之悬浮部分支撑于该不具导电性材料上;以及形成一封装胶体于该基板之上表面上,使该封装胶体包覆该第一与第二晶片。11.如申请专利范围第10项之制法,复包括一步骤:植接多数焊球于该基板之下表面上。12.如申请专利范围第10项之制法,其中,该不具导电性材料系一具弹性胶黏剂。13.如申请专利范围第10项之制法,其中,该不具导电性材料系夹置于该第一与第二晶片之间。14.如申请专利范围第10项之制法,其中,该第二晶片之悬浮部分系支撑于该不具导电性材料敷设至该基板上之部分。15.如申请专利范围第10项之制法,其中,该第二晶片系与该第一晶片成交错方式设置。16.如申请专利范围第10项之制法,其中,该第二晶片系与该第一晶片成平行方式设置。17.如申请专利范围第10项之制法,其中,该第二晶片之面积系大于该第一晶片之面积。18.如申请专利范围第10项之制法,其中,该不具导电性材料系以印刷方式敷设。19.如申请专利范围第10项之制法,其中,该不具导电性材料系以点胶方式敷设。20.如申请专利范围第10项之制法,其中,各该第一与第二晶片系藉多数焊线电性连接至该基板。图式简单说明:第1A至1F图系本发明之第一实施例之半导体封装件之制造过程示意图;第2A至2D图系本发明之第二实施例之半导体封装件之制造过程示意图;第3图系一习知半导体封装件之剖视图;第4A图系另一习知半导体封装件之剖视图;第4B图系显示第4A图之半导体封装件之晶片布设的上视图;以及第5图系又一习知半导体封装件之剖视图。 |
