| 主权项 |
1.一种解码器的结构，该解码器包括m×n个节点，该些节点包括多个晶体管节点与多个通道节点，该些晶体管节点之一为晶体管节点N(i1，j1)，而该些通道节点之一为通道节点N(i2，j2)，该晶体管节点N(i1，j1)对应至一晶体管区A(i1，j1)，而该通道节点N(i2，j2)则对应至一通道区A(i2，j2)，其中，1≤i1，i2≤m，1≤j1，j2≤n，i1≠i2，j1≠j2，该解码器的结构至少包括：一衬底；一第一漏极/源极与一第二漏极/源极，位于该衬底中的该晶体管区A(i1，j1)上；一通道，位于该衬底中的该通道区A(i2，j2)上；一第一绝缘层，位于该衬底之上，并覆盖该第一漏极/源极、该第二漏极/源极与该通道；一栅极，位于该第一绝缘层之上，且位于该第一漏极/源极与该第二漏极/源极中间；一第二绝缘层，覆盖该栅极；以及一金属层，位于该栅极上方，并与该栅极电连接；其中，当该晶体管节点N(i1，j1)与该通道节点N(i2，j2)为同一列且相互邻接时，该晶体管区A(i1，j1)中的该第一漏极/源极或该第二漏极/源极与该通道区A(i2，j2)中的该通道相连；当该晶体管节点N(i1，j1)与位于同一列的一晶体管节点N(i3，j3)相邻时，该晶体管节点N(i1，j1)的该第一漏极/源极或该第二漏极/源极与该晶体管节点N(i3，j3)的该第一漏极/源极或该第二漏极/源极相连接；当该通道节点N(i2，j2)与位于同一列的一通道节点N(i4，j4)相邻时，该通道节点N(i2，j2)的该通道与通道节点N(i4，j4)的该通道相连接；以及该金属层使同一行的该些晶体管开关节点的栅极电连接，以形成多条解码输入线以接收一数字数据信号。 |
