| 主权项 |
1.一种叠堆闸快闪记忆细胞元,至少包含:一种第一导电型的一个半导体基板;一个细胞元区具有一个主动区及两个平行浅凹槽隔离(STI)区形成于该半导体基板之上并区分成三个区域:一个共源区、一个闸叠堆区、及一个共汲区,其中上述之闸叠堆区具有一个闸叠堆系位于该共源区及该共汲区之间;一种第二导电型的一个共源扩散区藉自动对准的方式布植掺杂质于该共源区之该主动区的该半导体基板内来形成;一个第一平坦床由该共源扩散区和邻近第三突出场氧化物层所组成及一个第一侧边墙介电垫层形成于该闸叠堆区之该闸叠堆的一个侧边墙之上并置于该第一平坦床的一部份表面之上;一个共源导电层形成于该第一侧边墙介电垫层之外的该第一平坦床之上及一个平面化厚二氧化矽层形成于该共源导电层和该第一侧边墙介电垫层之上;一个共汲扩散区藉自动对准的方式布植掺杂质于该共汲区之该主动区的该半导体基板内来形成;一个第二平坦床由该共汲扩散区和该邻近第三突出场氧化物层所组成及该第一侧边墙介电垫层形成于该闸叠堆区之该闸叠堆的另一个侧边墙之上并置于该第二平坦床的一部份表面之上;一个共汲导电层形成于该第一侧边墙介电垫层之外的该第二平坦床之上及该平面化厚二氧化矽层形成于该共汲导电层和该第一侧边墙介电垫层之上;一种漂浮闸结构形成于一个穿透介电层之上并具有一个较薄漂浮闸层位于该闸叠堆区之该主动区的一个中间部份,其中一个该第一导电型的离子布植区系形成于一个通道的一个中间部份并置于该较薄漂浮闸层之下方及两个第一突出场氧化物层分别位于该两个平行浅凹槽隔离区系置于该闸叠堆区之内;一个闸间介电层至少形成于位于该闸叠堆区之该漂浮闸结构、该两个第一突出场氧化物层、及该第一侧边墙介电垫层的每一个内侧边墙之上;以及一个金属字线与一个平面化控制闸导电岛积体化连结且对准于该主动区来同时成形,其中上述之平面化控制闸导电岛系形成于该闸间介电层之上。2.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元,其中上述之共源扩散区至少包含一个浅高掺杂扩散区形成于一个淡掺杂扩散区之内。3.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元,其中上述之共汲扩散区至少包含一个该第二导电型的浅高掺杂扩散区或一个该第二导电型的浅高掺杂扩散区形成于一个该第一导电型的中度掺杂扩散区之内。4.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元,其中上述之较薄漂浮闸层系藉一对第二侧边墙介电垫层形成于该闸叠堆区的该内侧边墙之上来定义。5.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元,其中上述之离子布植区至少包含一个浅离子布植区以作为临界电压的调整及一个较深离子布植区以形成一个抵穿禁止区。6.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元,其中上述之平面化控制闸导电岛至少包含一个高掺杂复晶矽岛或一个高掺杂复晶矽岛覆盖或矽化(silicided)有一个耐高温金属矽化物层。7.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元,其中上述之共源/汲导电层至少包含一个高掺杂复晶矽层或一个高掺杂复晶矽层覆盖或矽化有一个耐高温金属矽化物层。8.如申请专利范围第1项所述之叠堆闸快闪记忆细胞元,其中上述之金属字线至少包含一个铝或铜层形成于一个障碍金属层之上。9.一种叠堆闸快闪记忆细胞元,至少包含:一种第一导电型的一个半导体基板;一个细胞元区具有一个主动区及两个平行浅凹槽隔离区形成于该半导体基板之上并区分成三个区域:一个共源区、一个闸叠堆区、及一个共汲区,其中上述之闸叠堆区具有一个闸叠堆系位于该共源区及该共汲区之间;一种第二导电型的一个共源扩散区藉自动对准的方式布植掺杂质于该共源区之该主动区的该半导体基板内来形成;一个第一平坦床由该共源扩散区和邻近第三突出场氧化物层所组成及一个第一侧边墙介电垫层形成于该闸叠堆区之该闸叠堆的一个侧边墙之上并置于该第一平坦床的一部份表面之上;一个共源导电层形成于该第一侧边墙介电垫层之外的该第一平坦床之上及一个平面化厚二氧化矽层形成于该共源导电层和该第一侧边墙介电垫层之上;一个共汲扩散区藉自动对准的方式布植掺杂质于该共汲区之该主动区的该半导体基板内来形成;一个第二平坦床由该共汲扩散区和该邻近第三突出场氧化物层所组成及该第一侧边墙介电垫层形成于该闸叠堆区之该闸叠堆的另一个侧边墙之上并置于该第二平坦床的一部份表面之上;一个平面化共汲导电岛至少置于该第一侧边墙介电垫层之外的该共汲扩散区之上;一种漂浮闸结构形成于一个穿透介电层之上并具有一个较薄漂浮闸层位于该闸叠堆区之该主动区的一个中间部份,其中一个该第一导电型的离子布植区系形成于一个通道的一个中间部份并置于该较薄漂浮闸层之下方及两个第一突出场氧化物层分别位于该两个平行浅凹槽隔离区系置于该闸叠堆区之内;一个闸间介电层形成于位于该闸叠堆区之该漂浮闸结构、该两个第一突出场氧化物层、及该第一侧边墙介电垫层的每一个内侧边墙之上;一个控制闸导电层覆盖有一个平面化覆盖二氧化矽层置于位于该闸叠堆区之该闸间介电层之上;以及一个金属位元线与该平面化共汲导电岛积体化连结且对准于该主动区来同时成形。10.如申请专利范围第9项所述之叠堆闸快闪记忆细胞元,其中上述之共源扩散区至少包含一个浅高掺杂扩散区形成于一个淡掺杂扩散区之内。11.如申请专利范围第9项所述之叠堆闸快闪记忆细胞元,其中上述之共源导电层至少包含一个高掺杂复晶矽层或一个高掺杂复晶矽层覆盖或矽化有一耐高温金属矽化物层。12.如申请专利范围第9项所述之叠堆闸快闪记忆细胞元,其中上述之共汲扩散区至少包含一个该第二导电型的浅高掺杂扩散区或一个该第二导电型的浅高掺杂扩散区形成于一个该第一导电型的中度掺杂扩散区之内。13.如申请专利范围第9项所述之叠堆闸快闪记忆细胞元,其中上述之平面化共汲导电岛至少包含一个高掺杂复晶矽岛或一个高掺杂复晶矽岛覆盖或矽化有一个耐高温金属矽化物层。14.如申请专利范围第9项所述之叠堆闸快闪记忆细胞元,其中上述之较薄漂浮闸层系藉一对第二侧边墙介电垫层形成于该闸叠堆区的该内侧边墙之上来定义。15.如申请专利范围第9项所述之叠堆闸快闪记忆细胞元,其中上述之离子布植区至少包含一个浅离子布植区以作为临界电压的调整及一个较深离子布植区以形成一个抵穿禁止区。16.如申请专利范围第9项所述之叠堆闸快闪记忆细胞元,其中上述之控制闸导电层作为一个字线至少包含一个高掺杂复晶矽层覆盖或矽化有一个耐高温金属矽化物层或一个高掺杂复晶矽层覆盖有一个金属层。17.一种无接点快闪记忆阵列,至少包含:一种第一导电型的一个半导体基板;一种浅凹槽隔离结构具有复数主动区及复数平行浅凹槽隔离区交变地形成于该半导体基板之上;复数闸叠堆区形成于复数共源区和复数共汲区之间,其中上述之复数闸叠堆区系形成于该浅凹槽隔离结构之上且与该复数平行浅凹槽隔离区互为垂直;该复数共源区的每一个至少包含:一个第一平坦床由具有一个双扩散结构之一种第二导电型的一个共源扩散区及一个第三突出场氧化物层所交变地组成,一对第一侧边墙介电垫层形成于邻近闸叠堆的每一个侧边墙之上且置于该第一平坦床的一部份表面之上,一个共源导电位元线形成于该对第一侧边墙介电垫层之间的该第一平坦床之上,以及一个平面化厚二氧化矽层形成于该对第一侧边墙介电垫层之间的该共源导电位元线之上;该复数共汲区的每一个至少包含:一个第二平坦床由一个共汲扩散区和该第三突出场氧化物层所交变地组成,另一对第一侧边墙介电垫层形成于邻近闸叠堆的另一侧边墙之上且置于该第二平坦床的一部份表面之上,一个共汲导电位元线形成于该另一对第一侧边墙介电垫层之间的该第二平坦床之上,以及该平面化厚二氧化矽层形成于该另一对第一侧边墙介电垫层之间的该共汲导电位元线之上;该复数闸叠堆区的每一个至少包含:一个漂浮闸结构置于该复数主动区之每一个的一个穿透介电层之上并具有一个较薄漂浮闸层位于一个中间部份,一个第一突出场氧化物层位于该复数平行浅凹槽隔离区的每一个之内,一个该第一导电型的离子布植区包含一个浅离子布植区以作为临界电压的调整及一个较深离子布植区以形成一个抵穿禁止区形成于位于该复数主动区的每一个之一个通道的一个中间部份,一个闸间介电层至少形成于该复数漂浮闸结构和该复数第一突出场氧化物层之上,以及复数平面化控制闸导电岛夹有该闸间介电层形成于该复数漂浮闸结构之上;以及复数金属字线与该复数平面化控制闸导电岛积体化连结且对准于该复数主动区之上来同时成形。18.如申请专利范围第17项所述之无接点快闪记忆阵列,其中上述之共汲扩散区至少包含一个该第二导电型的浅高掺杂扩散区或一个该第二导电型的浅高掺杂扩散区形成于一个该第一导电型的中度掺杂扩散区之内。19.一种无接点快闪记忆阵列,至少包含:一种第一导电型的一个半导体基板;一种浅凹槽隔离结构具有复数主动区及复数平行浅凹槽隔离区交变地形成于该半导体基板之上;复数闸叠堆区形成于复数共源区和复数共汲区之间,其中上述之复数闸叠堆区系形成于该浅凹槽隔离结构之上且与该复数平行浅凹槽隔离区互为垂直;该复数共源区的每一个至少包含:一个第一平坦床由具有一个双扩散结构之一种第二导电型的一个共源扩散区及一个第三突出场氧化物层所交变地组成,一对第一侧边墙介电垫层形成于邻近闸叠堆的每一个侧边墙之上且置于该第一平坦床的一部份表面之上,一个共源导电管线形成于该对第一侧边墙介电垫层之间的该第一平坦床之上,以及一个平面化厚二氧化矽层形成于该对第一侧边墙介电垫层之间的该共源导电管线之上;该复数共汲区的每一个至少包含:一个第二平坦床由一个共汲扩散区和该第三突出场氧化物层所交变地组成,另一对第一侧边墙介电垫层形成于邻近闸叠堆的另一侧边墙之上且置于该第二平坦床的一部份表面之上,以及复数平面化共汲导电岛至少形成于该另一对第一侧边墙介电垫层之间的该共汲扩散区之上;该复数闸叠堆区的每一个至少包含:一个漂浮闸结构置于该复数主动区之每一个的一个穿透介电层之上并具有一个较薄漂浮闸层位于一个中间部份,一个第一突出场氧化物层位于该复数平行浅凹槽隔离区的每一个之内,一个该第一导电型的离子布植区包含一个浅离子布植区以作为临界电压的调整及一个较深离子布植区以形成一个抵穿禁止区形成于位于该复数主动区的每一个之一个通道的一个中间部份,一个闸间介电层至少形成于该复数漂浮闸结构和该复数第一突出场氧化物层之上,以及一个延伸控制闸导电层作为一个字线形成于该闸间介电层之上,以及一个平面化覆盖二氧化矽层形成于该延伸控制闸导电层之上;以及复数金属位元线与该复数平面化共汲导电岛积体化连结且对准于该复数主动区之上来同时成形。20.如申请专利范围第19项所述之无接点快闪记忆阵列,其中上述之共汲扩散区至少包含一个该第二导电型的浅高掺杂扩散区或一个该第二导电型的浅高掺杂扩散区形成于一个该第一导电型的中度掺杂扩散区之内。图式简单说明:图一A及图一B显示先前技术之叠堆闸快闪记忆细胞元的简要剖面图,其中图一A显示具有一种非对称源/汲扩散结构之一个叠堆闸快闪记忆细胞元的一个简要剖面图及图一B显示具有一种对称源/汲扩散结构之一个叠堆闸快闪记忆细胞元的一个简要剖面图。图二A至图二F揭示制造本发明之一种叠堆闸快闪记忆细胞元结构及其无接点快闪记忆阵列之一种浅凹槽隔离结构的制程步骤及其剖面图。图三A至图三I揭示制造本发明之一种叠堆闸快闪记忆细胞元结构及其无接点快闪记忆阵列之制程步骤及其剖面图,其中图三E(a)、图三F(a)、图三G(a)、图三H(a)及图三I(a)系接续图三D制造本发明之一种无接点平行共源/汲导电位元线快闪记忆阵列的制程步骤及其剖面图;图三E(b)、图三F(b)、图三G(b)、图三H(b)及图三I(b)系接续图三D制造本发明之一种无接点非或型快闪记忆阵列的制程步骤及其剖面图。图四揭示本发明之一种无接点平行共源/汲导电位元线快闪记忆阵列的一个顶视布建图。图五揭示本发明之一种无接点非或型快闪记忆阵列的一个顶视布建图。 |
