分段式金属位元线

摘要

一种积体电路之记忆体单元之阵列予以组织使得金属位元线分成多段。记忆体单元可为非挥发性记忆体单元，诸如浮动闸、快闪记忆体，EEPROM及EPROM单元。用于记忆体单元之位元线予以搭接至金属，并且金属位元线被分成多段。诸个别分段可依选择性连接至想要的电压，以允许记忆体单元之配置(例如规划程式)或读取。该规划程式电压可为高于积体电路之VCC的高压。将金属位元线划分为数分段可以减低位元线间之杂讯，并改进性能及可靠性，并且因为其相较于长的金属位元线(亦即所有分段连接在一起，并操作如一位元线)寄生电容可以减低而减低功率消耗。

主权项

1.一种积体电路,包含:一阵列之非挥发性记忆体单元,其中该阵列包含一划分为一第一分段及一第二分段之金属位元线;一第一通闸,耦合在第一分段与第二分段之间;一第二通闸,耦合在第一分段与一第一电源线之间;以及一第三通闸,耦合在第二分段与一第二电源线之间。2.一种积体电路,包含:一阵列之非挥发性记忆体单元,其中该阵列包含一划分为一第一分段及一第二分段之金属位元线;一第一通闸,耦合在第一分段与第二分段之间;以及一第二通闸,耦合在第一分段与一第一电源线之间。3.如申请专利范围第1项之积体电路,其中记忆体单元为浮动闸、快闪记忆体,EEPROM或EPROM记忆体单元。4.如申请专利范围第1项之积体电路,其中记忆体单元为多重状态记忆体单元。5.如申请专利范围第1项之积体电路,其中每一记忆体单元能储存复数之二进制位元之资料。6.如申请专利范围第1项之积体电路,其中第一、第二、及第三通闸为NMOS电晶体。7.如申请专利范围第2项之积体电路,其中第一、第二、及第三通闸为NMOS装置。8.如申请专利范围第1项之积体电路,其中第一、第二、及第三通闸为CMOS通闸。9.如申请专利范围第2项之积体电路,其中第一电源线选择性耦合至VPP或VSS,其中VPP为一高于用于积体电路之VCC电平之电压电平。10.如申请专利范围第1项之积体电路,其中第二电源线选择性耦合至VPP或VSS,其中VPP为一高于用于积体电路之VCC电平之电压电平。11.如申请专利范围第1项之积体电路,另包含:一第四通闸,耦合在一VPP线与第一电源线之间;以及一第五通闸,耦合在一VSS线与第一电源线之间。12.如申请专利范围第2项之积体电路,另包含:一第三通闸,耦合在一VPP线与第一电源线之间;以及一第四通闸,耦合在一VSS线与第一电源线之间。13.如申请专利范围第11项之积体电路,其中VPP线为在或高于一供该积体电路之VCC电源电压。14.如申请专利范围第1项之积体电路,其中在第一操作模式,第一通闸为接通以及第二及第三通闸为断开。15.如申请专利范围第1项之积体电路,其中在第二操作模式,第一通闸为断开及第二通闸为接通。16.如申请专利范围第15项之积体电路,其中第三通闸为断开。17.如申请专利范围第1项之积体电路,其中第二及第三通闸为在该阵列外面。18.如申请专利范围第1项之积体电路,其中第一通闸为在非挥发性元件之阵列内。19.如申请专利范围第1项之积体电路,其中第一通闸为在非挥发性元件之阵列内,以及第二及第三通闸为在非挥发性元件之阵列外面。20.如申请专利范围第2项之积体电路,其中二通闸在一操作模式均断开。图式简单说明:图1概括示一种可包括有本发明之各方面之电子系统。图2示具有字线及位元线之一阵列之记忆体单元。图3示连接至一单一位元线之若干非挥发性记忆体单元之更详图。图4示一阵列之记忆体单元,其中连接至位元线之金属层予以分段。图5示一分段式金属位元线及记忆体单元之更详图。图6示一阵列之记忆体单元之另一实施例,其中连接至位元线之金属层予以分段。图7示图6之一分段式金属位元线及记忆体单元之更详图。