| 主权项 |
1.一种算数共处理器,包括:一乘法器-累积器单元,包括:一乘法器阵列,用以选择性乘第一及第二运算元,该第一及第二运算元具有选自包括浮点及整数资料型别的资料型别;一加法器,用以选择性执行第三与第四运算元的加法及减法运算;以及乘法器电路,用以将该第三与第四运算元选择性传送至该加法器的输入,该乘法器电路会从一组关联来源暂存器、来自于该乘法器阵列的资料输出及来自于该加法器的资料输出等内容中选取该第三与第四运算元。2.如申请专利范围第1项之共处理器,其中该第三及第四运算元包括整数。3.如申请专利范围第1项之共处理器,其中该乘法器-累积器单元可于双精度乘法运算期间运作,以执行下列作业:将来自于一第一来源暂存器的一无正负号第一组位元与来自于一第二来源暂存器的一无正负号第一组位元相乘,以产生一第一乘积及第一进位位元;将该第一乘积和该第一进位位元与一第一内容相加,以产生一第一总和;将来自于该第一来源暂存器的该无正负号第一组位元与来自于该第二来源暂存器的一无正负号第二组位元相乘,以产生一第二乘积及第二进位位元;将该第二乘积和该进位位元与该第一总和相加,以产生一第二总和;将来自于该第一来源暂存器的一带正负号第二组位元与来自于该第二来源暂存器的该无正负号第一组位元相乘,以产生一第三乘积及进位位元;将该第二总和及进位位元与该第三乘积相加,以产生一第三总和;将来自于该第一来源暂存器的该带正负号第二组位元与来自于该第二来源暂存器的该带正负号第二组位元相乘,以产生一第四乘积;以及将该第四乘积与该第三总和相加(该第三总和经过选择性移位),以产生一该第一来源暂存器与该第二来源暂存器的内容乘积。4.如申请专利范围第3项之共处理器,其中来自于该第一来源暂存器及该第二来源暂存器的第一组位元都包括来自于该第一来源暂存器及该第二来源暂存器中所储存之整数的上一组位元。5.如申请专利范围第3项之共处理器,其中来自于该第一来源暂存器及该第二来源暂存器的第一组位元都包括来自于该第一来源暂存器及该第二来源暂存器中所储存之尾数的上一组位元。6.如申请专利范围第3项之共处理器,其中来自于该第一来源暂存器及该第二来源暂存器的第二组位元都包括来自于该第一来源暂存器及该第二来源暂存器中所储存之整数的下一组位元。7.如申请专利范围第3项之共处理器,其中来自于该第一来源暂存器及该第二来源暂存器的第二组位元都包括来自于该第一来源暂存器及该第二来源暂存器中所储存之尾数的下一组位元。8.如申请专利范围第1项之共处理器,该共处理器进一步包括一浮点比较器,用以选择性比较在一组来源暂存器中所呈现的运算元。9.如申请专利范围第1项之共处理器,该共处理器进一步包括一浮点加法器,用以执行在一组来源暂存器中所呈现之运算元的加法及减法运算。10.一种数位信号处理器,包括:一乘法器-累积器,用以对撷取至一组来源暂存器的运算元选择性执行整数和浮点乘法运算,以及整数加法运算;一浮点加法器,用以对撷取至该组来源暂存器的运算元选择性执行浮点加法运算;以及一比较器,用以对撷取至该组来源暂存器的运算元选择性执行比较浮点运算。11.如申请专利范围第10项之数位信号处理器,其中该乘法器-累积器单元包括:一乘法器阵列,用以选择性将浮点尾数与整数相乘;一定点加法器,用以对包括来自于该组来源暂存器之整数的资料以及该乘法器阵列所产生的乘积选择性执行加法运算;以及一包括一暂存器的累积器,用以累积该定点加法器所产生的结果。12.如申请专利范围第11项之数位信号处理器,其中该乘法器-累积器单元包括一移位暂存器,用以将包括来自于该组来源暂存器之运算元及该定点加法器所产生之结果的资料选择性移位。13.如申请专利范围第11项之数位信号处理器,其中该数位信号处理器包括一配合一微处理器运作的算数共处理器。14.如申请专利范围第11项之数位信号处理器,其中该数位信号处理器包括一配合一精简指令集电脑运作的共处理器。15.如申请专利范围第11项之数位信号处理器,其中该乘法器-累积器包括电路,用以将结果选择性直接传递至该浮点加法器,以防止管道泡泡。16.如申请专利范围第11项之数位信号处理器,其中该浮点加法器包括电路,用以将结果选择性直接传递至该乘法器-累积器,以防止管道泡泡。17.如申请专利范围第11项之数位信号处理器,其中该乘法器-累积器包括:一乘法器阵列,用以于一第一时脉周期期间将该第一及第二运算元相乘;一定点加法器,用以于一第二时脉周期期间将来自于该乘法器阵列的结果与一第三运算元相加;以及一累积器暂存器,用以于该第二时脉周期期间储存一该加法器所输出的总和。18.一种于一可用来执行整数及浮点运算之乘法器中执行算数运算之方法,该方法包括下列步骤:响应一第一指令,执行一第一与第二带正负号浮点运算元的单精度乘法运算,其包括下列子步骤:将第一与第二运算元的指数相加;于一乘法器阵列中将该等运算元之每一个的一带正负数尾数相乘,以产生一乘积及一进位位元;使用一定点加法器将该部份乘积及进位位元与一常数相加,以产生一中间结果;选择性舍入及重新正规化该中间结果;以及响应一第二指令,执行第一与第二整数的单精度乘法运算,其包括下列子步骤:于一乘法器阵列中将该带正负数第一及第二整数相乘,以产生一乘积及一进位位元;使用一定点加法器将该乘积及进位位元与一常数相加,以产生一中间结果;以及选择性舍入及重新正规化该中间结果。19.如申请专利范围第18项之方法,该方法进一步包括响应一第三指令,执行该第一与第二浮点运算元之双精度乘法运算的步骤,其包括下列子步骤:将第一与第二运算元的指数相加;于该乘法器阵列中将该第一运算元尾数的无正负数较低位元与该第二运算元尾数的无正负数较低位元相乘,以产生一第一部份乘积及一进位位元;使用该定点加法器将该第一部份乘积及进位位元与一常数相加,以产生一第一中间结果;于该乘法器阵列中将该第一运算元尾数的无正负数较低位元与该第二运算元尾数的无正负数较高位元相乘,以产生一第二部份乘积及第二进位位元;藉由一所选移位计数,选择性移位该第一中间结果;使用该定点加法器将该第二部份乘积及第二进位位元与该已移位第一中间结果相加,以产生一第二中间结果;于该乘法器阵列中将该第一运算元尾数的带正负数较高位元与该第二运算元尾数的无正负数较低位元相乘,以产生一第三部份乘积及第三进位位元;使用该定点加法器将该第三部份乘积及第三进位位元与该第二中间结果相加,以产生一第三中间结果;于该乘法器阵列中将该第一运算元尾数的带正负数较高位元与该第二运算元尾数的带正负数较高位元相乘,以产生一第四部份乘积及第四进位位元;藉由一所选移位计数,选择性移位该第三中间结果;使用该定点加法器将该第四部份乘积及第四进位位元与该已移位第三中间结果相加,以产生一第四中间结果;以及选择性舍入及重新正规化该第四中间结果,以产生一最后乘积。20.如申请专利范围第18项之方法,该方法进一步包括执行该第一与第二带正负号整数之双精度乘法运算的步骤,其包括下列子步骤:于该乘法器阵列中将该第一及第二整数的无正负数较低位元相乘,以产生一第一部份乘积及第一进位位元;使用该定点加法器将该第一部份乘积及第一进位位元与一常数相加,以产生一第一中间结果;于该乘法器阵列中将该第一整数的无正负数较低位元与该第二整数的无正负数较高位元相乘,以产生一第二乘积及第二进位位元;藉由一所选移位计数,选择性移位该第一中间结果;使用该定点加法器将该第二部份乘积及进位位元与该已移位第一中间结果相加,以产生一第二中间结果;于该乘法器阵列中将该第一整数的带正负数较高位元与该第二整数的无正负数较低位元相乘,以产生一第三乘积及第三进位位元;使用该定点加法器将该第二中间结果与该第三部份乘积及第三进位位元相加,以产生一第三中间结果;于该乘法器阵列中将该第一及第二整数的带正负数较高位元相乘,以产生一第四部份乘积及第四进位位元;藉由一所选移位计数以移位该第三中间结果;使用该定点加法器将该已移位第三中间结果与该第四部份乘积及第四进位位元相加,以产生一第四中间结果;以及选择性舍入及重新正规化该第四中间结果,以产生一最后乘积。21.如申请专利范围第18项之方法,该方法进一步包括响应一第三指令,于该乘法器中将该第一与第二整数相加的步骤,其包括下列子步骤:该第一与第二整数提供至构成该乘法器一部份之该定点加法器的对应输入;以及使用该定点加法器将该第一及第二整数相加。22.如申请专利范围第18项之方法,该乘法器进一步包括至少一累积器,并且该执行单精度乘法运算的步骤进一步包括下列子步骤:将一第三整数与该中间结果相加,以产生一总和;将该总和储存于该累积器中。23.如申请专利范围第18项之方法,该乘法器进一步包括至少一累积器,并且该执行单精度乘法运算的步骤进一步包括下列子步骤:将该中间结果减去一第三整数,以产生一结果;以及将该结果储存于该累积器中。24.如申请专利范围第18项之方法,该乘法器进一步包括至少一累积器,并且该执行单精度乘法运算的步骤进一步包括下列子步骤:将该中间结果与一储存于一累积器中的数値相加;以及将该相加子步骤的结果储存于一累积器中。25.如申请专利范围第18项之方法,该乘法器进一步包括至少一累积器,并且该执行单精度乘法运算的步骤进一步包括下列子步骤:将该中间结果减去一储存于一累积器中的数値;以及将该减法运算子步骤的结果储存于一累积器中。26.一种用以操作一处理器之方法,该处理器包括一乘法器阵列、一定点加法器及一浮点加法器,该指令集包括:将第一与第二运算元相乘以响应一第一指令集,在该乘法器阵列中会将该第一与第二运算元之每一个的至少部份位元相乘,并且藉由该定点加法器将一乘法运算结果与一第三値相加;用以使用该定点加法器将第一与第二整数相加以响应一第二指令集;以及用以于该浮点加法器中将第一与第二浮点値相加以响应一第三指令集。27.如申请专利范围第26项之方法,其中该将第一与第二运算元相乘包括:使用该乘法器阵列及该定点加法器将第一与第二整数运算元相乘以响应至少一指令;以及使用该乘法器阵列及该定点加法器将第一与第二浮点运算元相乘以响应至少一指令。28.如申请专利范围第26项之方法,其中该第一指令集包括:执行该第一与第二运算元的双精度乘法运算以响应至少一指令;以及执行该第一与第二运算元的单精度乘法运算以响应至少一指令。29.如申请专利范围第26项之方法,进一步包括在第一与第二资料型别之间转换资料以响应一第四指令集。30.如申请专利范围第26项之方法,其中该第一资料型别包括浮点资料,而该第一资料型别包括整点资料。31.如申请专利范围第26项之方法,其中该第一资料型别包括单精度资料,而该第一资料型别包括双精度资料。32.如申请专利范围第26项之方法,进一步包括以一所选方向将资料移位一所选位元数量以响应一第四指令集。33.如申请专利范围第26项之方法,进一步包括在一浮点比较器电路中选择性比较第一与第二浮点数以响应一第四指令集。34.如申请专利范围第26项之方法,进一步包括采用一所选运算元的绝对値以响应一第四指令集。35.如申请专利范围第26项之方法,进一步包括使一所选运算元的値相反以响应一第四指令集。图式简单说明:图1显示具体化本发明原理的微处理器架构的单晶片系统;图2显示较佳微处理器核心的方块图;图3A显示DMA引擎的更详细功能方块图;图3B显示所选LSFR的更详细功能方块图;图3C显示强调连接至DMA引擎之测试介面控制器(TIC)线束的详细方块图;图4A显示光栅/绘图引擎之绘图部份的功能方块图;图4B显示包含于较佳绘图引擎测试组态中之电路的图式;图4C显示描绘该光栅/绘图引擎之光栅引擎部份的进一步详细方块图;图4D显示使用TIC线束来测试光栅引擎之各种主要方块的组态;图5A设定示范性TYPE II乙太网路讯框/封包格式来达到讨论乙太网路MAC的目的;图5B一般说明经由该乙太网路MAC的传输处理;图5C显示用以解说使用于乙太网路MAC之较佳载波服从程序的状态图;图5D显示使用于该乙太网路MAC之杂凑滤波器的原理方块图;图5E显示较佳接收描述符号格式与讯框片段链;图5F显示接收状态伫列的较佳格式;图5G显示流经该乙太网路的接收资料;图5H显示于该乙太网路接收处理期间硬体与软体间的互动;图5I显示在接收到4个讯框之后的该接收伫列之示范性状态;图5J显示较佳接收讯框预处理程序;图5K显示较佳传输描述符号格式及示范性资料片段;图5L显示乙太网路传输的示范性特定案例,其中一讯框系由三个片段来传送;图5M显示该乙太网路传输状态伫列格式;图5N显示通用乙太网路传送流程;图5O显示于该乙太网路接收处理期间硬体与软体间的互动;图6A显示4线式触控萤幕原理图;图6B显示5线式触控萤幕原理图;图6C显示7线式触控萤幕原理图;图6D显示8线式触控萤幕原理图;图6E显示于侦测萤幕触控处理序期间,8线式触控萤幕的原理图;图6F显示于取样X及Y信号处理序期间,8线式触控萤幕的原理图;图6G显示横跨Y轴及X端子来驱动一电压,及对一反馈信号取样的组态;图6H显示连至A/D转换器之所有输入线皆放电到接地的系统组态;图6I(包含6I-A及6I-B)显示用以解说解码触控萤幕输入项之较佳方法的运作流程图;图6J显示7线式触控萤幕具体实施例的触控侦测组态;图6K显示于Y轴扫描处理序期间,7线式触控萤幕的原理图;图6L显示于X轴扫描处理序期间,7线式触控萤幕的原理图;图6M显示于线路放电处理序期间,7线式触控萤幕的原理图;图6N(包含6N-A及6N-B)显示扫描该触控萤幕的较佳程序,并参考图6N的阻抗扫描方块图来决定触控位置;图6O显示使用5线式装置作为范例之低功率运作期间的典型系统组态;图6P显示用以决定电池电压的示范性系统组态;图6Q显示较佳具体实施例之触控式控制器TIC线束连接的图式;图7显示适用于中断控制器的较佳位元切片(bitslice)电路;图8A显示示范性16位元计时器,其可在该通用计时器方块中找到;图8B显示示范性32位元计时器,其可在该通用计时器方块中找到;图8C显示计时器方块TIC线束连接的功能方块图;图9A显示该键盘扫描电路的功能方块图;图9B(包含9B-A及9B-B)显示示范性8列8行键盘,目的在于说明该键盘扫描电路;图9C显示为键盘扫描方块连接到该TIC线束的功能方块图;图10A显示透过EEPROM/I2C介面将系统连接至外部EEPROM的示范性连接;图10B显示较佳EEPROM/I2C介面中之时脉与资料之间的最小时序关系;图11A显示较佳双重编码解码(codec)序列介面;图11B显示中心回路,其中该回路从传输缓冲器处开始,并在接收缓冲器处结束;图11C显示示范性类比中心回路,其中该回路系在该类比领域中开始及结束;图12显示强调连接到该看门狗计时器的测试介面控制器(TIC)线束之图式;图13显示系统较佳具体实施例中所包含之算数共处理器的高阶功能方块图;图14显示包括整数/浮点比较器(FCMP)方块之主要资料处理方块的详细原理图;图15(包括图15A及15B)显示浮点加法器(FADD)的详细原理图;图16(包括图16A及16B)显示具有积分加法器之整数/浮点乘法器暨乘累积器(MMAC)的详细原理图;图17(包括17A至17I)显示指令解码暨运算元撷取阶段的流程图,其中会将现行指令解码,并将运算元载入至来源暂存器;以及图18(包括18A至18E)显示用以说明MMAC中示范性积分运算的流程图。 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