| 主权项 |
1.一种读/写要求的排程装置,连接于一CPU与一记忆体之间,包括:一读取伫列连接至该CPU,用以暂存该CPU对该记忆体所发出之复数个读取要求;一写入伫列连接至该CPU,用以暂存该CPU对该记忆体所发出之复数个写入要求;一判断装置,用以判断该CPU发出该些读取要求与该些写入要求时系为一记忆体频宽受限情况与一主机频宽受限情况二者择一;以及一仲裁器连接至该读取伫列与该写入伫列;其中,在该DRAM频宽受限情况时,该仲裁器会持续地传送该读取伫列与该写入伫列内之该些读取要求与该些写入要求至该记忆体。2.如申请专利范围第1项所述之读/写要求的排程装置,其中该判断装置包括一设定计时器使用于该主机频宽受限情况,该设定计时器在一预定的时间内计算该些读取要求与该些写入要求之一数目,并在该数目超过一预设値时,改变为该DRAM频宽受限情况。3.如申请专利范围第1项所述之读/写要求的排程装置,其中该判断装置包括一解除设定计时器使用于该DRAM频宽受限情况,该解除设定计时器在一预定的时间内计算该些读取要求与该些写入要求之一数目,并在该数目未超过一预设値时,改变为该主机频宽受限情况。4.如申请专利范围第1项所述之读/写要求的排程装置,其中在该记忆体频宽受限情况时,该仲裁器会优先传送该些读取要求至该记忆体。5.如申请专利范围第1项所述之读/写要求的排程装置,其中该记忆体系为一动态随机存取记忆体。6.如申请专利范围第1项所述之读/写要求的排程装置,其中该记忆体系为一双倍资料传输率动态随机存取记忆体。7.如申请专利范围第1项所述之读/写要求的排程装置,其中该记忆体系为一多倍资料传输率动态随机存取记忆体。8.如申请专利范围第1项所述之读/写要求的排程装置,其中该记忆体系为一蓝巴士(Rambus)记忆体。9.一种读/写要求的排程方法,其用以传送一CPU所发出之复数读取要求与复数个写入要求至一记忆体,该发法至少包括下列步骤:判断该CPU发出该些读取要求与该些写入要求时系为一DRAM频宽受限情况与一主机频宽受限情况二者择一;以及在该DRAM频宽受限情况时,持续地传送该读取伫列与该写入伫列内之该些读取要求与该些写入要求至该记忆体,并且优先传送该些读取要求。10.如申请专利范围第9项所述之读/写要求的排程方法,其中在该主机频宽受限情况下,在一预定的时间内计算该些读取要求与该些写入要求之一数目,并在该数目超过一预设値时,改变为该DRAM频宽受限情况。11.如申请专利范围第9项所述之读/写要求的排程方法,其中在该DRAM频宽受限情况下,在一预定的时间内计算该些读取要求与该些写入要求之一数目,并在该数目未超过一预设値时,改变为该主机频宽受限情况。12.一种读/写要求的排程方法,其用以传送一CPU所发出之复数读取要求与复数个写入要求至一记忆体,该发法至少包括下列步骤:在一第一预定的时间内计算该些读取要求与该些写入要求之一数目,并在该数目超过一第一预设値时,改变为一DRAM频宽受限情况;以及在该DRAM频宽受限情况时,持续地传送该读取伫列与该写入伫列内之该些读取要求与该些写入要求至该记忆体,并且优先传送该些读取要求。13.如申请专利范围第12项所述之读/写要求的排程方法,其中更包括在该DRAM频宽受限情况下,在一第二预定的时间内计算该些读取要求与该些写入要求之一数目,并在该数目未超过一第二预设値时,改变为一主机频宽受限情况。14.如申请专利范围第12项所述之读/写要求的排程方法,其中在该些读取要求传送完成后,必须等待复数个时脉周期来确认已无任何该些读取要求后,再传送该些写入要求至该记忆体。图式简单说明:图一系为习知CPU与DRAM间耦接一控制晶片之内部架构图;以及图二系为本发明CPU与DRAM间耦接一控制晶片之内部架构图。 |
