虚拟接地阵列之自动对准矽化闸

摘要

本发明揭露在虚拟接地阵列快闪记忆体元件中对字元线(20)掺杂和自动对准矽化的制程，而不会引起位元线(26)之间的短路。根据本发明之一实施型态，在对多层进行线路制版之前，掺入杂质至字元线(20)，经由该多层，字元线(20)形成于该核心区域内。藉此，该多层会保护字元线(20)之间的基板不会被掺杂，如果被掺杂，就会引起位元线(26)之间的短路。根据本发明的另一实施型态，字元线(20)会曝露出来同时在字元线(20)之间的基板会被区隔材料、介电质、等之材料所保护。该区隔材料、或介电质会防止基板以如同掺杂，也就是会造成位元线(26)之间的短路之方式来自动对准矽化。本发明所揭露的是具有掺杂和自动对准矽化字元线(20)的虚拟接地阵列快闪记忆体元件，而在位元线(26)之间不会造成短路，即使在位元线(26)之间没有氧化岛隔离区域(28)的虚拟接地阵列中，也不会有短路发生。本案代表图：第1图10 元件 12 基板14、18 氧化物层 16 氮化物层20 字元线 26 埋入式位元线28 区域 50 记忆胞

主权项

1.一种非挥发性半导体记忆体元件,包括:周边区域和核心区域,该核心区域包括记忆体胞(50)阵列;与金属产生自动对准矽化的多字元线(20),并且做为该记忆体胞(50)的控制闸极;埋入式位元线(26),该位元线会以空间相隔,并且做为记忆体胞(50)的源极和/汲极区域;其中在字元线(20)之间,于位置(28),不会提供大约是100或者是更大厚度的氧化岛,于该位置(28)可以帮助埋入式位元线(26)的隔离。2.如申请专利范围第1项之元件,其中掺杂该多字元线(20)系在沈积之后掺杂该多字元线(20)。3.如申请专利范围第1项之元件,其中该周边区域包含已经被自动对准矽化的源极和汲极区域。4.如申请专利范围第1项之元件,其中该核心区域没有约500或者是更大厚度的氧化岛。5.如申请专利范围第1项之元件,其中该等记忆胞包括矽-氧化物-氮化物-氧化物-矽(SONOS)记忆胞(50)。6.一种形成虚拟接地阵列非挥发性半导体记忆体元件的方法,该方法包括:提供具有核心区域和周边区域的半导体基板(702),该核心区域没有氧化岛;形成电荷捕获层(706),该电荷捕获层(706)包含至少一层介电质层在该核心区域之上方;形成多层(708),该多层(708)至少在该电荷捕获层(706)之上方;在对该核心区域中的该多层(708)进行线路制版之前,先对该核心区域中的该多层(708)掺入杂质;以及对该核心区域中的该多层(708)进行线路制版以形成字元线。7.如申请专利范围第6项之方法,其中氧化岛不会在该核心区域中形成。8.如申请专利范围第6项之方法,复包括自动对准矽化该字元线;以光罩覆盖该核心区域;以及当该核心区域被光罩覆盖同时,以及在自动对准矽化该字元线之前,对该基板(702)掺入杂质而形成源极和汲极区域以邻近周边区域内之闸极。9.如申请专利范围第8项之方法,其中靠近周边区域内之闸极的源极和汲极区域会和该核心区域内的该字元线同时被自动对准矽化。10.一种形成虚拟接地阵列非挥发性半导体记忆体元件的方法,该方法包括:提供具有核心区域和周边区域的半导体基板(702),该核心区域没有氧化岛;形成电荷捕获层(706),该电荷捕获层(706)包含至少一层介电质层在该核心区域之上方;形成多层(708),该多层(708)至少在该电荷捕获层(706)之上方;对该核心区域中的该多层(708)进行线路制版,以在该基板(702)之上方形成相距的字元线;以及自动对准矽化该字元线,其中在该核心区域中没有氧化岛生成。图式简单说明:第1图例式说明根据本发明之一实施型态的元件之斜视图。第2图是根据本发明之另一实施型态之方法的流程图。第3图是根据本发明之又另一实施型态之方法的流程图。第4图是根据本发明之再另一实施型态之方法的流程图。第5图例式说明SONOS记忆体元件的记忆胞堆叠(stack)。第6图例式说明习知浮置(floating)闸极记忆体元件的记忆胞堆叠。第7图例式说明根据本发明之再另一实施型态部份形成记忆体元件的核心区域。第8图显示在形成记忆胞堆叠之后而在第7图沿着直线AA'之视图。第9图显示在形成该记忆胞堆叠之后而在第7图沿着直线BB'之视图。第10图显示在对记忆胞堆叠进行线路制版之后而在第7图沿着直线AA'之视图。第11图显示在对记忆胞堆叠进行线路制版之后而在第7图沿着直线BB'之视图。第12图显示在自动对准矽化程序之前而在第7图沿着直线AA'之视图。第13图显示在自动对准矽化程序之后而在第7图沿着直线AA'之视图。