| 主权项 |
1.一种半导体记忆体装置,其具有n(n>1)个存贮单元,包含:一位址输入电路,其系用于接收一输入位址;一读取电路,其系用于依序地从m(≦n)个存贮单元读取对应于经由该位址输入电路所输入之一个位址的资料;及一资料输出电路,其系用于把由该读取电路从该m个存贮单元读取之资料输出到外部作为集合资料。2.如申请专利范围第1项所述之半导体记忆体装置,其中,该读取电路以预定的时间间隔依序地从该m个存贮单元读取资料以致于资料的过份密集不会发生。3.如申请专利范围第1项所述之半导体记忆体装置,更包含一输出资料量设定电路,其系用于设定要从该资料输出电路输出之资料的量,及其中,对应于由该输出资料量设定电路所设定的资料量,该读取电路依序地从若干存贮单元读取资料。4.如申请专利范围第1项所述之半导体记忆体装置,更包含一自动预先充电电路,其系用于在存取该每一存贮单元被结束之后自动地预先充电该等存贮单元中之每一者。5.一种包括一半导体记忆体装置和一用于控制该半导体记忆体装置之控制装置的资讯处理系统,该半导体记忆体装置具有n(n>1)个存贮单元,其中该半导体记忆体装置包含:一位址输入电路,其系用于接收一输入位址;一读取电路,其系用于依序地从m(≦n)个存贮单元读取对应于经由该位址输入电路所输入之一个位址的资料;及一资料输出电路,其系用于把由该读取电路从该m个存贮单元读取之资料输出到外部作为集合资料,及该控制装置包含:一控制电路,其系用于根据由该读取电路之读取周期所决定之周期时间来控制该半导体记忆体装置;及一存取禁止电路,其系用于根据资料正由该读取电路所读取的存贮单元来禁止对一预定之存贮单元的存取。6.一种半导体记忆体装置,包含:数个具有被指派至其那里之相同位址的记忆体存贮单元,相同资料系响应于一写入命令来被写入该等记忆体存贮单元;及一存贮单元选择电路,其系用于响应于一读取命令来选择该等记忆体存贮单元中之一者,及系用于响应于该写入命令来依序地选择该等记忆体存贮单元以致于该等记忆体存贮单元系以错开形式个别地开始一写入运作。7.如申请专利范围第6项所述之半导体记忆体装置,其中,该存贮单元选择电路包括一移位暂存器,该移位暂存器系用于与该读取命令和该写入命令同步地依序作动用于选择对应之记忆体存贮单元的存贮单元选择讯号。8.如申请专利范围第7项所述之半导体记忆体装置,更包含一写入时序产生器电路,对应于该等记忆体存贮单元的数目,该写入时序产生器电路系用于响应于该写入命令来产生用于执行该写入运作的写入时序讯号若干次。9.如申请专利范围第6项所述之半导体记忆体装置,更包含一资料暂存器,其系用于保持与该写入命令相关来被供应的写入资料,及其中,与一先前之写入命令相关且系由该资料暂存器所保持的写入资料系响应于该写入命令来被写入该等记忆体存贮单元。10.如申请专利范围第9项所述之半导体记忆体装置,更包含:一位址暂存器,其系用于保持与该写入命令相关来被供应的写入位址;一位址比较器电路,其系用于在该读取运作期间把与该读取命令相关来被供应的读取位址与由该位址暂存器所保持的写入位址比较,并且若该读取位址系与该写入位址一致的话系用于输出一一致讯号;及一资料切换电路,其系用于响应于该一致讯号的接收来把由该资料暂存器所保持的写入资料输出作为读取资料。图式简单说明:第1图是为描绘本发明之运作之原理的图示;第2(A)、2(B)和2(C)图是为略述在第1图中所描绘之原理之运作的时序图;第3图是为显示本发明一实施例之典型结构的图示;第4图是为详细显示出现于第3图之半导体记忆体装置之典型结构的图示;第5图是为详细显示出现于第4图之控制部份之典型结构的图示;第6图是为详细显示出现于第5图之存贮单元作动控制电路、时序电路和ADD闩之典型结构的图示;第7图是为详细显示出现于第6图之DEF元件之典型结构的电路图;第8图是为描绘在第2图中所示之实施例之运作的时序图;第9图是为描绘在第2图中所示之实施例之运作的时序图;第10图是为显示一第二实施例的方块图;第11图是为显示出现于第10图之存贮单元选择电路之细节的方块图;第12图是为描绘该第二实施例之运作的时序图;第13图是为显示一第三实施例的方块图;第14图是为描绘该第三实施例之运作的时序图;第15(A)、15(B)和15(C)图是为描绘一习知半导体记忆体装置之运作的时序图;第16(A)、16(B)和16(C)图是为描绘另一习知半导体记忆体装置之运作的时序图;第17(A)、17(B)和17(C)图是为描绘又另一习知半导体记忆体装置之运作的时序图;第18(A)、18(B)和18(C)图是为描绘再另一习知半导体记忆体装置之运作的时序图;及第19图是为描绘一习知半导体记忆体装置之运作的时序图。 |
