| 主权项 |
1.一种调频副载波文字资料接收装置,包括以下六个电路方块:调频接收器电路方块,用以接收调频广播电台讯号,其透过微处理机控制器之控制讯号来切换电台,当接收之电台讯号中有夹带副载波之讯息时,则将调频副载波之混波讯号输出;副载波解调器电路方块,用以将上述之混波讯号解调成串列数位讯息,该串列数位讯息包括有串列资料与串列时脉;副载波数位解码与储存单元电路方块,用以将上述串列资料予以解码,并且可将数位资料存于储存单元,且资料之存取动作皆利用位址线定址,当解码串列资料后便会产生一中断讯号告知微处理机控制器电路方块;微处理机控制器电路方块,用以控制本接收装置的资料流程,其利用控制线选择载有副载波讯号之电台,当中断讯号触发时,则进行副载波数位资料的存取,将数位化副载波资料输出至资料校正与显示控制器电路方块;资料校正与显示控制器电路方块,用以接收上述数位化副载波资料进行资料解码与显示控制,其利用两微处理器设计而成,第一微处理器用来做数位化副载波资料的撷取与比对的动作,第二微处理器控制显示动作;时间产生器电路方块,用以提供系统日期与时间,配合副载波时间资料之校正,便可使时间产生器维持一准确时间。2.如申请专利范围第1项所述之调频副载波文字资料接收装置,其中副载波数位解码与储存单元电路方块,系利用复杂型可规划逻辑晶片CPLD(Complex Programmable Logic Device)或FPGA(Field-Programmable Gate Array)设计而成,其有三项功能:第一功能是将串列资料输入进行解码之动作,第二功能作为资料备份用之储存单元,最后功能为可进行位址解码。3.如申请专利范围第1项所述之调频副载波文字资料接收装置,其中资料校正与显示控制器电路方块,包括以下七个电路方块:第一微处理器,系由一颗微处理器所构成,负责重复接收与比对数位化副载波资料,并将校正过的数位化副载波资料进行分类后,经滙流排控制介面储存至记忆体单元中,并作为滙流排控制介面的仲裁者;滙流排控制介面,系由四颗八位元之双向缓冲器(74LS245)所构成,其用来分隔滙流排的使用权,以解决两颗微处理器对于滙流排使用权将会发生的资源冲突;记忆体单元,系由一颗快闪记忆体所组成,用来储存经校正与分类过后的数位化副载波资料;绘图型液晶显示器,系由一个绘图型液晶显示器所组成,可显示中文、英文及数字等任何资料;第二微处理器,系由一颗微处理器所构成,负责经上述滙流排控制介面至上述记忆体单元中提取欲显示的数位化副载波资料,并将此资料转换成中文字型点阵码位址后,于中文字型储存单元中提取相对映的中文字型点阵码资料,最后显示于上述绘图型液晶显示器上;中文字型储存单元,系由一颗可电压消除规划记忆体(EEPROM)所构成,其内容存放相对映中文大五码(Big5)之中文字型点阵码资料,此中文字型点阵码资料输出至上述绘图型液晶显示器,即可显示中文资料;键盘,用以供使用者进行操作输入,由上述第二微处理器判读所欲执行动作为何,并加以执行。4.一种调频副载波文字资料接收方法,包括下列步骤:首先设定内定値与初始电台频率,接着判断是否有改变电台频率,若电台频率没改变时则判断电台收讯是否良好,收讯良好便开始进行副载波资料搜索,若目前电台频率有副载波讯号则处理副载波数位资料,接着进行资料校正与显示步骤;当电台收讯不好时则判断是否有设定锁定电台,有设定锁定电台频率时,则开始寻找电台相关频率,发现有替换频率便改变电台频率。5.如申请专利范围第4项所述之调频副载波文字资料接收方法,其中资料校正与显示步骤系由一资料校正与显示控制器电路方块所执行,该资料校正与显示控制器电路方块包括:一第一微处理器、一滙流排控制介面、一记忆体单元、一绘图型液晶显示器、一第二微处理器、一中文字型储存单元及一键盘;其中该第一微处理器执行下列步骤:首先是作微处理器与周边装置的设定,接着接收数位化副载波的资料,针对此资讯进行重复的资料比对,若资料正确的话,将继续进行资料分类,将各种不同的资料储存至记忆体单元;第二微处理器若发出第一次要求信号,接着转移滙流排控制介面的使用权给第二微处理器,并回覆认可信号至第二微处理器;若再次收到第二次要求信号,将收回滙流排控制介面的使用权,代表此时滙流排的控制权属于第一微处理器。6.如申请专利范围第5项所述之调频副载波文字资料接收方法,其中该第二微处理器执行下列步骤:首先进行初始値设定,接着若侦测到键盘输入便要求更换欲显示的资料,然后送出第一要求信号到第一微处理器,当回覆认可信号便可至滙流排控制介面读取储存于记忆体中之资料,并将其储存于内部暂存器,当资料读取完毕时送出第二次的要求信号,且释放滙流排的使用权利,接着判断内部暂存器资料内容是否为中文码,若是将其资料解码成要读取中文字型储存单元相对应的位址値,取出中文字型资料以供绘图型液晶显示器显示。图式简单说明:第一图为本发明调频副载波文字资料接收装置之电路示意图;第二图为资料校正与显示控制器电路方块之电路图;第三图为第一图中微处理机控制器之流程示意图;第四图为第二图中第一微处理器之流程示意图;第五图为第二图中第二微处理器之流程示意图。 |
