| 主权项 |
1.一种提升中央处理单元(CPU)安全之方法,该CPU中系使用一管线,具有少一解码阶段(2),以及一写回阶段(4),该写回阶段(4)包含至少一第一暂存器(41),其使用不会导致该CPU之任何状态的改变,以及包含至少一第二暂存器(42),其使用会导致该CPU的状态改变,该方法的特征为至少一不会使该CPU的状态改变之随机选择码序列系安插于该解码阶段(2)中,当作保持位置码序列或虚设码序列,并且对于每次执行一特定程式,会存在额外的装置,用以确保会选择到用来当作保持位置码序列或虚设码序列的一随机码序列,以获得一程式执行时间,其不同于先前程式于各情况所执行的时间。2.如申请专利范围第1项之方法,其中一或更多的随机选择码序列会自一记忆体读取,其系使用一或更多之随机决定的记忆体位址。3.如申请专利范围第2项之方法,其中一唯读记忆体(ROM)系用来当做记忆体。图式简单说明:图1绘示的是所叙述的管线图。图2绘示的是插入编码序列过程之概略图。 |
