用于运动估计算法的分层可编程并行视频信号处理器

摘要

本发明属于视频图像编码领域，涉及用于运动估计算法的分层可编程并行视频信号处理器，包括低层指令单元，并行运算单元，数据寻径单元，存储器及地址生成单元，高层指令单元，以及外部存储器接口单元六个部分；其中，低层指令单元通过控制信号线分别与高层指令单元及并行运算单元相连；数据寻径单元通过数据总线分别与并行运算单元与存储及地址生成单元相连。本发明在一个结构上可同时实现多种块匹配算法，并可降低视频编码系统的硬件开销，还能支持视频编码的其它算法。

主权项

1、一种用于运动估计算法的分层可编程并行视频信号处理器，其特征在于，包括低层指令单元， 并行运算单元， 数据寻径单元，存储器及地址生成单元，高层指令单元，以及外部存储器接口单元六个部分；其中，所说的高层指令单元与低层指令单元通过控制信号线相连；所说的低层指令单元与并行运算单元通过数据和控制信号线相连；所说的并行运算单元与数据寻径单元通过3路数据总线相连；所说的数据寻径单元与存储及地址生成单元通过6路数据总线相连；所说的高层指令单元的起始命令信号和运行命令信号通过数据寻径单元与存储及地址生成单元相连接；所说的数据寻径单元与外部存储器接口单元通过数据总线相连；所说的高层指令单元和外部存储器接口单元通过控制信号线相连；所说的低层指令单元包括程序地址寄存器，低层指令存储器和低层指令译码模块，选择器，循环次数寄存器，减法器；其中，高层指令单元g_d信号线输出的程序入口地址与所说的程序地址寄存器的entry端口相连，高层指令单元输出设置程序入口地址set_entry信号线与该程序地址寄存器的使能端口相连；该程序地址寄存器与低层指令存储器相连；该低层指令存储器与低层指令译码模块相连；高层指令单元g_d信号线输出的循环次数与该选择器的上输入端口相连，减法器输出与选择器下输入端相连；高层指令单元输出设置循环次数set_cnt信号线与该选择器的选择端相连；该选择器输出端与循环次数寄存器相连；该循环次数寄存器输出端与减法器上输入端相连；该循环次数寄存器1信号线和减法器下输入端相连；该减法器的进位输出端和运行结束done信号线相连；所说的低层指令单元的运行由低层指令集中的低层指令所控制。