| 主权项 |
1.一种用以制造积体电路结构之方法,包括:形成选自由半导体装置之一源极区及一汲极区所组成之群中之一第一装置区于一半导体基板中;形成一多层叠,包含至少三层材料于半导体基板之第一装置区上,其中,第二层置于第一层及第三层之间,且其中,第一层邻接第一装置区;形成一窗于该至少三材料层中,其中,该窗终止于所形成之第一装置区;形成一掺杂之半导体插塞于该窗中,其中,半导体插塞具有一第一端及一第二端,且其中,第一端与第一装置区接触;形成选自由一源极区及一汲极区所组成之群中之一第二装置区于半导体插塞之第二端中,其中,第一及第二装置区之一为源极区,及另一为汲极区;移去第二层,从而露出半导体插塞之一部份;形成闸介电材料于半导体插塞之露出部份上;形成一导电性层,包含一水平部份及一垂直部份,其中,垂直部份接触闸介电材料,以形成MOSFET装置之闸极,及水平部份形成一第一电容器板;形成一电容器介电层于第一电容器板上;及形成一第二电容器板于电容器介电层上。2.如申请专利范围第1项所述之方法,其中,该第二层系于蚀刻剂中以蚀刻法移去,其中具有一第一层蚀刻率、一第二层蚀刻率、及一第三层蚀刻率,且其中,第二层蚀刻率较第一层蚀刻率及第三层蚀刻率之一至少快10倍。3.如申请专利范围第1项所述之方法,其中,半导体插塞包含一掺杂之结晶半导体材料,且其中,掺杂剂选自n型掺杂剂及p型掺杂剂所组之群中,且其中,结晶半导体材料选自由矽,矽锗,及矽锗碳所组成之群中。4.如申请专利范围第1项所述之方法,另包括形成一绝缘材料层于第一材料层及第二材料层之任一,或第一及第二材料层二者上,其中,绝缘材料层包含蚀刻停止层。5.如申请专利范围第4项所述之方法,其中,第一及第三层材料包含一掺杂之绝缘材料,且其中,源及汲极区延伸部份由掺杂剂自第一及第三层扩散进入相邻之半导体插塞材料中,而形成于半导体插塞内,且其中,绝缘材料层包含一偏置间隔层,用以控制掺杂剂自第一及第三层垂直扩散之范围。6.如申请专利范围第1项所述之方法,其中,基板选自包含矽基板及矽在绝缘体上之基板之群中。7.如申请专利范围第1项所述之方法,其中,导电性材料选自由掺杂之多晶矽,掺杂之非晶质矽,掺杂之矽锗,掺杂之矽锗碳,金属,及金属化合物所组成之群中。8.如申请专利范围第1项所述之方法,另包括步骤:形成一绝缘层于第二电容器板上;及形成一窗于绝缘层上,以接近第二电容器板。9.如申请专利范围第8项所述之方法,其中,绝缘层选自由氮化矽及二氧化矽所组成之群中。10.如申请专利范围第1项所述之方法,其中,第一及第二电容器板由选自包含掺杂之多晶矽,金属,及金属化合物之群中的一材料所形成。11.如申请专利范围第1项所述之方法,其中,电容器介电层为选自由包含二氧化矽及氮化矽之组成之群中之材料所制。12.如申请专利范围第1项所述之方法,另包括使导电性层之水平及垂直部份绝缘。13.如申请专利范围第12项所述之方法,其中,一绝缘沟使导电性层之水平及垂直部份绝缘。14.一种用以制造积体电路结构之方法,包括:形成选自半导体装置之一源极区及一汲极区所组之群中之一第一装置区于一半导体基板中;形成一多层叠,包含至少三层材料于半导体基板之第一装置区上,其中,第二层置于第一层及第三层之间,且其中,第一层邻接第一装置;形成一第一及一第二窗于该至少三层材料中,其中,第一及第二窗终止于第一装置区;形成掺杂之半导体材料于第一窗中,从而形成一掺杂之半导体插塞于至少三材料层中,其中,掺杂之半导体插塞具有一第一端及一第二端,且其中,第一端与第一装置区接触;形成选自一源极区及一汲极区所组之群中之一第二装置区于掺杂之半导体插塞之第二端中,其中,第一及第二装置区之一为源极区,及另一为汲极区;移去第二层,从而露出掺杂之半导体插塞之一部份;形成闸介电材料于第一半导体插塞之露出部份上;形成一闸极与闸介电材料接触;形成一第一导电性层于第二窗中;形成一第一介电层于第二窗中之第一导电性层上;及形成一第二导电性层于第二窗中之第一介电层上,俾第一导电性层,第一介电层,及第二导电性层形成一电容器。15.如申请专利范围第14项所述之方法,其中,该第二层系于蚀刻剂中以蚀刻法移去,其中具有一第一层蚀刻率,一第二层蚀刻率,及一第三层蚀刻率,且其中,第二层蚀刻率较第一层蚀刻率及第三层蚀刻率之一至少快10倍。16.如申请专利范围第15项所述之方法,其中,蚀刻剂选自各向同性湿蚀刻剂及各向同性乾蚀刻剂所组之群中。17.如申请专利范围第14项所述之方法,其中,第一层及第三层之材料为电绝缘材料,选自由氮化矽,二氧化矽,及掺杂之二氧化矽所组成之群中。18.如申请专利范围第14项所述之方法,其中,第一及第三层材料包含掺杂之二氧化矽,且其中,该方法另包括自第一层及第三层进一步以掺杂剂掺杂该已掺杂之半导体插塞,以于已掺杂之半导体插塞中形成掺杂之延伸区。19.如申请专利范围第18项所述之方法,其中,掺杂之二氧化矽中之掺杂剂类型选自n型及p型所组之群中,且其中,该掺杂剂类型与已掺杂之半导体插塞中之掺杂剂类型相反。20.如申请专利范围第14项所述之方法,其中,半导体插塞材料包含结晶半导体材料,且选自由矽,矽锗,及矽锗碳所组成之群中。21.如申请专利范围第14项所述之方法,另包含形成一蚀刻停止层于第一材料层或第二材料层之任一上,或第一及第二材料层二者上。22.如申请专利范围第14项所述之方法,另包括至少三材料层形成于其上之前,形成一扩散阻障层于第一装置区上。23.如申请专利范围第14项所述之方法,其中,该闸极系由掺杂之多晶矽,掺杂之非晶质矽,掺杂之多晶矽锗,掺杂之非晶质矽锗,掺杂之多晶矽锗碳,掺杂之非晶质矽锗碳,金属,及含金属之化合物所组成之群中选出之材料所形成。24.如申请专利范围第14项所述之方法,其中,闸极包含第一及第二部份,且其中,第一部份形成于由移去第一窗之区域中移除第二层所空出之一区域中,俾第一部份邻接闸介电层,且其中,第二部份形成于由移去第二窗区域中之第二层所空出之区域中,俾第二部份邻接第二窗中之第一导电性层,故闸介电材料电连接至电容器之一板。25.如申请专利范围第24项所述之方法,另包括形成一绝缘层于闸极之第一部份及第二部份之间,以隔离闸介电材料及电容器。26.如申请专利范围第14项所述之方法,其中,该形成于第二窗中之第一及第二导电性层系由掺杂之多晶矽,掺杂之非晶质矽,掺杂之多晶矽锗,掺杂之非晶质矽锗,掺杂之多晶矽锗碳,掺杂之非晶质矽锗碳,金属,及含金属之化合物所组成之群组中所选出之材料所形成。27.如申请专利范围第14项所述之方法,其中,第一介电层包含由二氧化矽及氮化矽所组成之群组中所选出之材料。28.一种积体电路结构,包含:一半导体层,具有一主表面沿一平面上形成;一第一导电性型之一第一掺杂区,在该表面之第一区中;第一掺杂区上之多个层,其中,多个层中具有一窗延伸至第一掺杂区;一第二导电性型之一第二掺杂区在该窗中;第一导电性型之一第三掺杂区在第二掺杂区上;一闸氧化层,邻接第二掺杂区;一第一导电性层,包含第一及第二部份,其中,第一部份邻接闸氧化层,且其中,第二部份延伸至该表面之一第二区;一第一介电层在该第二部份上;及一第二导电性层在第一介电层上。29.如申请专利范围第28项所述之积体电路结构,其中,第一掺杂区为一MOSFET之第一源/汲极区,第二掺杂区为该MOSFET之一通道区;及第三掺杂区为该MOSFET之第二源/汲极区。30.如申请专利范围第29项所述之积体电路结构,其中,导电性层之第一部份包含MOSFET之一闸极及一电容器之一区板。31.如申请专利范围第28项所述之积体电路结构,另包含一绝缘体置于第一导电性层之第一部份及第二部份之间,以电绝缘第一及第二部份。32.如申请专利范围第31项所述之积体电路结构,其中,该绝缘体系由二氧化矽,氮化矽,及空气所构成之群组中选出。33.如申请专利范围第31项所述之积体电路结构,其中,该第一导电性层系由掺杂之多晶矽,掺杂之非晶质矽,掺杂之矽锗,掺杂之矽锗碳,金属,及金属化合物所构成之群组中选出。34.如申请专利范围第28项所述之积体电路结构,其中,第一介电层之材料选自二氧化矽及氮化矽中。35.如申请专利范围第28项所述之积体电路结构,另包含一第二介电层在第二导电性层上,其中,第二介电层中包含至少一导孔,用以提供至第二部份及第二导电性层之至少之一的导电通道。36.一种积体电路结构,包含:一半导体层,具有一主表面沿一平面上形成;一第一导电性型之一第一掺杂区,在该表面之第一区中;第一掺杂区上之多个层,其中,多个层中具有一窗延伸至第一掺杂区;一第二导电性型之一第二掺杂区,在该窗中;第一导电性型之一第三掺杂区,在第二掺杂区上;一氧化物层,邻接第二掺杂区;一第一导电性层之一第一部份,与该氧化物层接触;在该表面之一第二区中之一第二窗内;第一导电性层之一第二部份,相当保角第二窗之内表面一保角介电层,在第一导电性层之第二部份上;及一第二导电性层,在该介电层上,俾第二导电性层,第一介电层及第一导电性层之第二部份构成一电容器。37.如申请专利范围第36项所述之积体电路结构,其中,第一导电性层之第一部份包含MOSFET之一闸极,且其中,第一导电性层之第二部份包含一电容器板。38.如申请专利范围第36项所述之积体电路结构,其中,第一导电性层之材料系由掺杂之多晶矽,掺杂之非晶质矽,掺杂之矽锗,掺杂之矽锗碳,金属,及金属化合物所组成之群组中。39.如申请专利范围第36项所述之积体电路结构,其中,包含介电层之材料系选自二氧化矽及氮化矽中。40.如申请专利范围第36项所述之积体电路结构,另包含一绝缘材料置于第一导电性层之第一及第二部份之间。图式简单说明:图1A至1P为断面图,显示制造多晶矽氮化物多晶矽或金属氮化物多晶矽电容器之方法步骤;及图2A至2V为断面图,显示制造多晶矽氧化物多晶矽电容器之方法步骤。 |
