| 主权项 |
1.一种半导体装置,其包含有:并联耦合于输出节点的多个电晶体;暂存器电路,储存用以设定上述多个电晶体的动作状态用的资料,在上述暂存器电路储存有指定正常模式时的上述输出节点的驱动力的预设値、及指定比上述预设値还小的输出节点驱动力的低速通过速率资料中任一者;及输出驱动电路,根据内部信号来驱动上述多个电晶体用的输出驱动电路,上述输出驱动电路系根据上述暂存器电路所储存的资料,选择性地根据内部信号来驱动上述多个电晶体。2.如申请专利范围第1项之半导体装置,其中,上述多个电晶体具备有:并联耦合于上述输出节点,于导通时对上述输出节点充电的多个第1导电型电晶体;及并联耦合于上述输出节点,于导过时将上述输出节点放电的第2导电型电晶体。3.如申请专利范围第1项之半导体装置,其中,更具备有对应上述多个电晶体的指定电晶体而配置,以延迟上述输出驱动电路的输出信号的延迟电路。4.如申请专利范围第3项之半导体装置,其中,上述指定电晶体系设定为可根据上述低速通过速率资料的动作状态的电晶体。5.如申请专利范围第1项之半导体装置,其中,上述多个电晶体具备有导电型互异且于导过时沿相同方向驱动上述输出节点的电晶体。6.如申请专利范围第1项之半导体装置,其中,上述多个电晶体具备有并联耦合于第一电源节点与上述输出节点间,且后闸偏压互异的多个绝缘闸型场效电晶体。7.如申请专利范围第6项之半导体装置,其中,上述后闸偏压互异的电晶体,其导电型互为不同。8.如申请专利范围第1项之半导体装置,其中,上述输出电路系为半导体记忆装置的资料输出电路,上述暂存器电路系配置于上述半导体记忆装置,于施加模式设定指令时设定该记忆内容的模式暂存器。9.一种半导体装置,其具备有连接于电源节点与输出节点间的导电型互异的第1及第2绝缘闸型场效输出电晶体,而上述第1及第2输出电晶体系根据输出控制信号向相同方向驱动上述输出节点,上述第1输出电晶体系形成于第1导电型半导体基板区域,而上述第2输出电晶体系以上述第1导电型半导体基板区域所包围的方式,形成于上述第1基板区域内所形成的第2导电型半导体基板区域。10.如申请专利范围第9项之半导体装置,其中,上述第1输出电晶体系为P通道MIS电晶体,而上述第2输出电晶体系为N通道MIS电晶体。11.如申请专利范围第9项之半导体装置,其中,上述第1半导体基板区域系偏压为第1电源电压,而上述第2半导体基板区域系偏压为与上述第1电源电压不同的电压。12.如申请专利范围第11项之半导体装置,其中,上述第2半导体基板区域系偏压为较接地电压要高的电压。13.一种半导体装置,其具备有对第1振幅的内部输出信号进行位准转换,以转换上述内部输出信号的振幅的位准转换电路,而上述位准转换电路系接收外部的电源电压以作为动作电源电压,其包含有:驱动电路,接收上述外部的电源电压以作为动作电源电压,并根据上述位准转换电路的输出信号,生成输出控制信号;输出电晶体,根据上述驱动电路的输出控制信号,以将输出节点驱动至上述外部电源电压位准为止;及重设电晶体,响应接收上述外部电源电压的外部电源节点的电压位准,以将上述位准转换电路的输出节点驱动为上述输出电晶体成为截止状态的电压位准。14.如申请专利范围第13项之半导体装置,其中,上述重设电晶体系根据上述驱动电路的输出控制信号,将上述位准转换电路的输出节点驱动为与上述电源电压不同的电压位准。15.如申请专利范围第13项之半导体装置,其中,上述重设电晶体系根据接收上述外部电源电压的电源节点的电压,将上述位准转换电路的输出节点耦合于传输上述内部输出信号的节点。图式简单说明:图1为概要显示本发明之实施形态1的半导体记忆装置的整体结构图。图2为概要显示图1所示半导体记忆装置的与通过速率相关连的局部结构图。图3为显示图2所示暂存器电路的结构的一例图。图4为概要显示本发明之实施形态1的资料输出电路的结构图。图5为显示图4所示驱动电路的结构的一例图。图6为一览显示图5所示电路的动作真値的图。图7为显示本发明之实施形态2的资料输出电路的结构图。图8为一览显示图7所示电路动作的资料输出逻辑的真値表的图。图9为显示本发明之实施形态2的变化例的结构图。图10为显示本发明之实施形态3的资料输出电路的结构图。图11为显示图10所示资料输出电路的动作的信号波形图。图12为显示本发明之实施形态3的变化例1的结构图。图13为显示本发明之实施形态3的变化例2的结构图。图14为显示本发明之实施形态4的资料输出电路的结构图。图15为概要显示图14所示资料输出电路的剖面构造的图。图16为概要显示本发明之实施形态5的资料输出电路的结构图。图17为显示本发明之实施形态5的变化例的图。图18为显示习知之资料输出电路的输出级的结构图。 |
