| 主权项 |
1.一种半导体结构,其包含一基板(102);一形成于该基板(102)中的源极区(104);一形成于该基板(102)中的汲极区,该汲极区具有一个第一掺杂浓度的第一汲极部分(108)及具有第二掺杂浓度的第二汲极部分(118),第二掺杂浓度低于第一掺杂浓度;一位于该源极区(104)及该第二汲极部分(118)之间的沟道区(116);及一放置在该第一汲极部分(108)与该第二汲极部分(118)之间的接面上的场平板(122),其可减小接面处的电场梯度。2.如申请专利范围第1项之半导体结构,其中一隔离层(124)系放置在该基板(102)之上,其上则放置该场平板(122)。3.如申请专利范围第1项之半导体结构,其中该场平板(122)系放置在该基板(102)之上。4.如申请专利范围第1项之半导体结构,其中会在该场平板(122)上施加一电压。5.如申请专利范围第4项之半导体结构,其中可施加在该场平板上的电压范围是20V到80V。6.如申请专利范围第5项之半导体结构,其中该汲极区的崩溃电压系由施加在该场平板(122)上的电压设定。7.如申请专利范围第4项之半导体结构,其中可施加在该场平板(122)上的电压受该汲极电压控制。8.如申请专利范围第1项之半导体结构,其中该场平板(122)与该汲极接点(110)相连接。9.如申请专利范围第1项之半导体结构,其中该第一汲极部分(198)具有一具有第三掺杂浓度的中间区(120),该掺杂浓度高于第二掺杂浓度,但是低于第一掺杂浓度,该中间区(120)与第二汲极部分(118)相邻。10.如申请专利范围第9项之半导体结构,其中该第一掺杂浓度的范围是1x1020个原子/立方公分,第二掺杂浓度的范围是1x1017个原子/立方公分,及第三掺杂浓度的范围是1x1017个原子/立方公分到2x1020个原子/立方公分。11.如申请专利范围第9项之半导体结构,其中该场平板(122)系延伸跨越该中间部分(120)。12.如申请专利范围第1项之半导体结构,其中该场平板(122)系由多晶矽制成。13.如申请专利范围第1项之半导体结构,其中该场平板(122)的厚度在0.3微米到1.5微米之间。图式简单说明:图1所示的系根据本发明第一实施例之具有场平板的LDMOS电晶体的示意图;图2所示的系根据本发明第二实施例之具有场平板的LDMOS电晶体的示意图;图3所示的系在图2 LDMOS电晶体的闸极区及汲极区之间的掺杂分布示意图;图4所示的系根据本发明第三实施例之具有场平板的LDMOS电晶体的示意图;图5所示的系在图4 LDMOS电晶体的闸极区及汲极区之间的掺杂分布示意图;图6所示的系在图5 LDMOS电晶体的闸极区及汲极区之间的电压分布示意图;图7所示的系在有无场平板的情况下,闸极电压与汲极电流曲线及该汲极电流中的碰撞电离部分关系图,;图8所示的系该场平板对该崩溃电压的影响;图9所示的系根据先前技艺之LDMOS电晶体;及图10所示的系在图9 LDMOS电晶体的闸极区及汲极区之间的电压分布示意图。 |
