| 主权项 |
1.一种同步快闪记忆体装置,其系包括:一个非依电性的记忆单元之阵列;以及一个命令暂存器,用以储存被用来控制快闪记忆体动作的命令资料,其中该命令暂存器系在一个载入命令暂存器运作模式的期间,被耦接来透过记忆体位址连接以接收该命令资料。2.如申请专利范围第1项之同步快闪记忆体装置,其中该载入命令暂存器运作模式系利用一个行位址选通(CAS#)信号、一个列位址选通(RAS#)信号、以及一个写入致能(WE#)信号之一种预先定义的组合而被起始。3.如申请专利范围第2项之同步快闪记忆体装置,其中该载入命令暂存器运作模式系在该CAS#信号系为低、该RAS#信号系为低、并且该WE#信号系为高之际被起始。4.如申请专利范围第1项之同步快闪记忆体装置,其中该快闪记忆体动作系包括至少一个选自一群组的动作,该群组系包括:读取一个记忆体装置配置暂存器;读取该记忆体装置的一个状态暂存器;清除该状态暂存器;执行一个抹除建立动作;执行一个写入建立动作;保护该记忆单元之阵列的一个区块;提供一个记忆体装置写入保护动作;除去保护该记忆单元之阵列的区块;写入资料至该记忆体装置的一个模式暂存器;以及从该模式暂存器抹除资料。5.一种同步快闪记忆体装置,其系包括:一个以可定址的区块配置之非依电性的记忆单元之阵列;用以接收外部提供的位址资料之外部的位址连接;一个用以储存记忆体装置状态资料之状态暂存器;一个用以储存被用来设定该同步快闪记忆体装置的一个模式之模式资料的模式暂存器;以及一个用以储存被用来控制快闪记忆体动作的命令资料之命令暂存器,其中该命令暂存器系耦接来透过记忆体位址连接以回应于一个载入命令而接收该命令资料。6.如申请专利范围第5项之同步快闪记忆体装置,其中该载入命令系为一个行位址选通(CAS#)信号、一个列位址选通(RAS#)信号、以及一个写入致能(WE#)信号之一种预先定义的组合。7.如申请专利范围第5项之同步快闪记忆体装置,其中该载入命令系为一个被宣告的行位址选通(CAS#)信号、一个被宣告的列位址选通(RAS#)信号、以及一个被宣告的写入致能(WE#)信号之一种组合。8.如申请专利范围第5项之同步快闪记忆体装置,其中该载入命令系等效于同步动态随机存取记忆体(SDRAM)之更新命令。9.如申请专利范围第5项之同步快闪记忆体装置,其中该快闪记忆体动作系包括至少一个选自一群组的动作,该群组系包括:执行该状态暂存器之一个读取动作;清除该状态暂存器;执行一个抹除建立动作;执行一个写入建立动作;控制该非依电性的记忆单元之阵列的写入保护;以及控制该模式暂存器。10.一种同步快闪记忆体装置,其系包括:一个非依电性的记忆单元之阵列;以及一个用以储存被用来控制快闪记忆体动作的资料命令之命令暂存器,其中该命令暂存器系耦接来回应于一个载入命令以接收该命令资料,该载入命令系相当于同步动态随机存取记忆体(SDRAM)之更新命令。11.如申请专利范围第10项之同步快闪记忆体装置,其中该载入命令系为一个被宣告的行位址选通(CAS#)信号、一个被宣告的列位址选通(RAS#)信号、以及一个被宣告的写入致能(WE#)信号之一种组合。12.一种同步资料系统,其系包括:一个记忆体控制器;以及一个耦接至该记忆体控制器的同步快闪记忆体装置,并且其系包括,一个非依电性的记忆单元之阵列,以及一个用以储存藉由该记忆体控制器所提供的资料命令并且被用来控制快闪记忆体动作之命令暂存器。13.如申请专利范围第12项之同步资料系统,其中该命令暂存器系透过耦接至该记忆体控制器之记忆体位址连接而被耦接来接收该命令资料,该命令资料系回应于一个来自该记忆体控制器的载入命令而被载入。14.如申请专利范围第13项之同步资料系统,其中该载入命令系为一个被宣告的行位址选通(CAS#)信号、一个被宣告的列位址选通(RAS#)信号、以及一个被宣告的写入致能(WE#)信号之一种组合。15.如申请专利范围第12项之同步资料系统,其中该同步快闪记忆体更包括:用以接收藉由该记忆体控制器所提供的位址资料之外部的位址连接;一个用以储存记忆体装置状态资料的状态暂存器;以及一个用以储存被用来设定该同步快闪记忆体装置的一个模式之模式资料的模式暂存器。16.如申请专利范围第15项之同步资料系统,其中该快闪记忆体动作系包括至少一个选自一群组的动作,该群组系包括:执行该状态暂存器之一个读取动作;清除该状态暂存器;执行一个抹除建立动作;执行一个写入建立动作;控制该非依电性的记忆单元之阵列的写入保护;以及控制该模式暂存器。17.一种用以在一个同步快闪记忆体中提供命令的方法,该方法系包括:利用一个行位址选通(CAS#)信号、一个列位址选通(RAS#)信号、以及一个写入致能(WE#)信号之一种预先定义的组合来起始一个命令暂存器载入动作;并且回应于该命令暂存器载入动作来利用同步快闪记忆体的位址连接以载入命令资料到该命令暂存器中。18.如申请专利范围第17项之方法,其中该命令暂存器系被载入在该CAS#信号系被宣告,该RAS#信号系被宣告,并且该WE#信号系不被宣告之际。19.如申请专利范围第17项之方法,其中该预先定义的组合系相当于被用来进行同步动态随机存取记忆体(SDRAM)的更新动作之RAS#、CAS#以及WE#的组合。20.如申请专利范围第17项之方法,其更包括回应于该命令资料来执行一个记忆体动作,该记忆体动作选自一群组的动作,该群组系包括:执行一个记忆体状态暂存器之一个读取动作;清除该状态暂存器;执行一个抹除建立动作;执行一个写入建立动作;控制一个非依电性的记忆单元之阵列的写入保护;以及控制一个模式暂存器。21.一种运作一个同步快闪记忆体之方法,该方法系包括:利用一个被宣告的行位址选通(CAS#)信号、一个被宣告的列位址选通(RAS#)信号、以及一个不被宣告的写入致能(WE#)信号之一种组合来起始一个命令暂存器载入动作;回应于该命令暂存器载入动作来利用同步快闪记忆体的位址连接以载入命令资料到该命令暂存器中;并且回应于该命令资料来执行一个记忆体动作。22.如申请专利范围第21项之方法,其中该记忆体动作选自一群组的动作,该群组系包括:读取一个记忆体装置配置暂存器;读取该记忆体装置的一个状态暂存器;清除该状态暂存器;执行一个抹除建立动作;执行一个写入建立动作;保护该记忆单元之阵列的一个区块;提供一个记忆体装置写入保护动作;除去保护该记忆单元之阵列的区块;写入资料至该记忆体装置的一个模式暂存器;以及从该模式暂存器抹除资料。图式简单说明:图1A系为本发明的一种同步快闪记忆体之方块图;图1B系为本发明的一个实施例之积体电路接脚互连图;图1C系为本发明的一个实施例之积体电路互连凸块栅阵列图;图2系描绘本发明的一个实施例之模式暂存器;图3系描绘具有一个、两个与三个时脉周期之CAS延迟的读取动作;图4系描绘启动在本发明的一个实施例之记忆体的一个库中之一特定的列;图5系描绘在一个现行的命令以及一个读取或是写入命令之间的时序;图6系描绘一个读取命令;图7系描绘本发明的一个实施例之连续的读取丛发之时序;图8系描绘在本发明的一个实施例之一页内的随机读取存取;图9系描绘一个读取动作、接着是一个写入动作;图10系描绘根据本发明的一个实施例,利用一个丛发终止命令而被终止的读取丛发动作;图11系描绘一个写入命令;图12系描绘一个写入、接着是一个读取动作;图13系描绘本发明的一个实施例之一个省电动作;图14系描绘在一个丛发读取的期间之一个时脉暂停动作;图15系描绘具有两个开机系统区的记忆体之一个实施例的记忆体位址对映;图16系为根据本发明之一实施例的自我定时写入序列之流程图;图17系为根据本发明之一实施例的完整之写入状态检查的序列之流程图;图18系为根据本发明之一实施例的自我定时区块抹除序列之流程图;图19系为根据本发明之一实施例的完整的区块抹除状态检查之序列的流程图;图20系为根据本发明之一实施例的区块保护序列之流程图;图21系为根据本发明之一实施例的完整的区块状态检查之序列的流程图;图22系为根据本发明之一实施例的装置保护序列之流程图;图23系为根据本发明之一实施例的区块除去保护序列之流程图;图24系描绘初始化与载入模式暂存器动作之时序;图25系描绘一个时脉暂停模式动作的时序;图26系描绘一个丛发读取动作的时序;图27系描绘交替的库读取存取之时序;图28系描绘一个整页的丛发读取动作之时序;图29系描绘利用一个资料遮罩信号的丛发读取动作之时序;图30系描绘一个写入动作、接着是一个读取至一个不同库之时序;并且图31系描绘一个写入动作、接着是一个读取至相同的库之时序。 |
