| 主权项 |
1.一种静电放电防护电路,系包含:一个整流器,所述整流器具有一阳极端和一阴极端,而其内部结构含有一第一P型半导体区,一第一N型半导体区,一第二P型半导体区,一第二N型半导体区,所述第一N型半导体区与所述第一P型半导体区相连接,所述第二P型半导体区与所述第一N型半导体区相连接,所述第二N型半导体区与所述第二P型半导体区相连接,所述第一P型半导体区又与所述阳极端相连接,所述第二N型半导体区又与所述阴极端相连接;一个第一电晶体,所述第一电晶体具有一第一端点,一第二端点,和一闸极端点,其第一端点与所述整流器的该第一N型半导体区相连接;一个第二电晶体,所述第二电晶体具有一第一端点,一第二端点,和一闸极端点,其第一端点与所述第一电晶体的该第二端点相连接,其第二端点与所述整流器的该第二N型半导体区相连接;以及一个电压耦合电路,所述电压耦合电路具有一第一端点,一第二端点,一第三端点,和一第四端点,其第一端点与所述整流器的阳极端相连接,其第二端点与第一电晶体的闸极端点相连接,其第三端点与第二电晶体的闸极端点相连接,而其第四端点与所述整流器的阴极端相连接。2.如申请专利范围第1项所述之电路,其中该电压耦合电路提供一第一电压讯号给所述第一电晶体的闸极端点,和一第二电压讯号给所述第二电晶体的闸极端点,来使该整流器导通。3.如申请专利范围第2项所述之电路,其中该电压耦合电路含有一第一电容器接在该电压耦合电路的第一端点与该第一电晶体的闸极端之间,含有一第二电容器接在该电压耦合电路的第一端点与该第二电晶体的闸极端之间。4.如申请专利范围第3项所述之电路,其中该电压耦合电路还含有一第三电晶体,此第三电晶体具有一源极端,一汲极端,和一闸极端,此第三电晶体的汲极端与闸极端是相接在一起,而此第三电晶体的源极端是与该第一电晶体的闸极端相接。5.如申请专利范围第3项所述之电路,其中该电压耦合电路还含有一箝制电路,一第一电阻器,和一第二电阻器,此箝制电路接在第一电阻器与第一电晶体的闸极端之间,而第一电阻器是接在箝制电路与整流器的阴极端之间,另外第二电阻器是接在第二电晶体的闸极端点与整流器的阴极端之间。6.如申请专利范围第5项所述之电路,其中该箝制电路能箝制提供到该第一电晶体的闸极端的电压讯号,而第一电阻器、第二电阻器、第一电容器、和第二电容器相接合在一起可以控制时间延迟以使该整流器导通。7.如申请专利范围第5项所述之电路,其中该箝制电路由一电晶体所组成。8.如申请专利范围第1项所述之电路,其中该整流器的第二P型半导体区是由一P型半导体基座所组成。9.如申请专利范围第1项所述之电路,其中该整流器的第一N型半导体区是由一位于P型半导体基座中的N型井所组成。10.如申请专利范围第8项所述之电路,其中该整流器的第一N型半导体区是由一位于P型半导体基座中的N型井所组成,而该整流器的第一P型半导体区则是由一位于此N型井中的P型扩散半导体区所组成。11.如申请专利范围第10项所述之电路,其中该整流器的第二N型半导体区是由一位于P型半导体基座中的N型扩散半导体区所组成,此N型扩散半导体区与第一N型半导体区是分开不在一起的。12.如申请专利范围第5项所述之电路,其中该电压耦合电路还包括有一第四电晶体,此第四电晶体具有一源极端、一汲极端、和一闸极端,其汲极端连接至第二电晶体的闸极端,其闸极端连接至第三电晶体的汲极端,而其源极端连接至阴极端。13.一种积体电路,系包含:一个接收与输出讯号的讯号焊垫;一个整流器,此整流器具有一阳极端和一阴极端,而内部结构含有一第一P型半导体区,一第一N型半导体区,一第二P型半导体区,一第二N型半导体区,其中第一N型半导体区与第一P型半导体区相连接,其中第二P型半导体区与第一N型半导体区相连接,第二N型半导体区与第二P型半导体区相连接,第一P型半导体区又与阳极端相连接,第二N型半导体区又与阴极端相连接,而阳极端则与讯号焊垫相连接;一个第一电晶体,此第一电晶体具有一第一端点,一第二端点,和一闸极端点,其中第一端点与整流器的第一N型半导体区相连接;以及一个第二电晶体,此第二电晶体具有一第一端点,一第二端点,和一闸极端点,其第一端点与第一电晶体的第二端点相连接,其第二端点与整流器的第二N型半导体区相连接。14.如申请专利范围第13项所述之电路,还含有一电压耦合电路,其与第一电晶体的闸极端及第二电晶体的闸极端相接。15.如申请专利范围第13项所述之电路,其阳极端与第一P型半导体区相连接。16.如申请专利范围第13项所述之电路,其阴极端与第二N型半导体区相连接。17.如申请专利范围第14项所述之电路,其中电压耦合电路提供一第一电压讯号给第一电晶体的闸极端、提供一第二电压讯号给第二电晶体的闸极端,藉此来使整流器导通。18.如申请专利范围第14项所述之电路,其中电压耦合电路包含一第一电容器和一第二电容器,此第一电容器接到第一电晶体的闸极端,而此第二电容器接到第二电晶体的闸极端。19.如申请专利范围第18项所述之电路,其中第一电容器和第二电容器还一起接到讯号焊垫上。20.如申请专利范围第18项所述之电路,还进一步含有一输出缓冲器,此输出缓冲器含有一第一端点和一第二端点,其第一端点与讯号焊垫相连接。21.如申请专利范围第20项所述之电路,其中输出缓冲器还进一步含有电晶体,而输出缓冲器的第二端点与此电晶体的N型井端相连接。22.如申请专利范围第16项所述之电路,其中电压耦合电路还进一步含有一箝制电路,此箝制电路用来箝制第一电晶体的闸极端上的第一电压讯号。23.如申请专利范围第13项所述之电路,其中整流器的第二P型半导体区是由一P型半导体基座所组成。24.如申请专利范围第13项所述之电路,其中整流器的第一N型半导体区是出一位于P型半导体基座中的N型井所组成。25.如申请专利范围第23项所述之电路,其中整流器的第一N型半导体区是由一位于P型半导体基座中的N型井所组成,而整流器的第一P型半导体区则是由一位于此N型井中的P型扩散半导体区所组成。26.一种积体电路,系包含:一个接收与输出讯号的讯号焊垫;一个输出缓冲器,此输出缓冲器具有一第一端点和一第二端点,其第二端点与讯号焊垫相连接;一个整流器,此整流器具有一阳极端和一阴极端,而内部结构含有一第一P型半导体区,一第一N型半导体区,一第二P型半导体区,一第二N型半导体区,所述第一N型半导体区与第一P型半导体区相连接,所述第二P型半导体区与第一N型半导体区相连接,所述第二N型半导体区与第二P型半导体区相连接,所述第一P型半导体区又与阳极端相连接,所述第二N型半导体区又与阴极端相连接,而阳极端则与输出缓冲器的第一端点相连接、至于阴极端则与地端相连接;一个第一电晶体,此第一电晶体具有一第一端点,一第二端点,和一闸极端点,其第一端点与整流器的第一N型半导体区相连接;一个第二电晶体,此第二电晶体具有一第一端点,一第二端点,和一闸极端点,其第一端点与第一电晶体的第二端点相连接,其第二端点与整流器的第二N型半导体区相连接;以及一个电压耦合电路,此电压耦合电路具有一第一端点,一第二端点,一第三端点,和一第四端点,其第一端点与整流器的阳极端相连接,其第二端点与第一电晶体的闸极端点相连接,其第三端点与第二电晶体的闸极端点相连接,而其第四端点与整流器的阴极端相连接。27.如申请专利范围第26项所述之电路,其中该电压耦合电路提供一第一电压讯号给第一电晶体的闸极端点,和一第二电压讯号给第二电晶体的闸极端点,来使整流器导通。28.如申请专利范围第27项所述之电路,其中该电压耦合电路含有一第一电容器接在电压耦合电路的第一端点与第一电晶体的闸极端之间,含有一第二电容器接在电压耦合电路的第一端点与第二电晶体的闸极端之间。29.如申请专利范围第28项所述之电路,其中该电压耦合电路还含有一第三电晶体,此第三电晶体具有一源极端,一汲极端,和一闸极端,此第三电晶体的汲极端与闸极端是相接在一起,而此第三电晶体的源极端是与第一电晶体的闸极端相接。30.如申请专利范围第28项所述之电路,其中该电压耦合电路还含有一箝制电路,一第一电阻器,和一第二电阻器,此箝制电路接在第一电阻器与第一电晶体的闸极端之间,而第一电阻器是接在箝制电路与整流器的阴极端之间,另外第二电阻器是接在第二电晶体的闸极端点与整流器的阴极端之间。31.如申请专利范围第30项所述之电路,其中该箝制电路能箝制提供到第一电晶体的闸极端的电压讯号,而第一电阻器,第二电阻器,第一电容器,和第二电容器相接合在一起可以控制时间延迟以使整流器导通。32.如申请专利范围第30项所述之电路,其中该箝制电路由一电晶体所组成。33.如申请专利范围第26项所述之电路,其中该整流器的第二P型半导体区是由一P型半导体基座所组成。34.如申请专利范围第26项所述之电路,其中该整流器的第一N型半导体区是由一位于P型半导体基座中的N型井所组成。35.如申请专利范围第33项所述之电路,其中该整流器的第一N型半导体区是由一位于P型半导体基座中的N型井所组成,而整流器的第一P型半导体区则是由一位于此N型井中的P型扩散半导体区所组成。36.如申请专利范围第35项所述之电路,其中该整流器的第二N型半导体区是由一位于P型半导体基座中的N型扩散半导体区所组成,此N型扩散半导体区与第一N型半导体区是分开不在一起的。37.如申请专利范围第30项所述之电路,其中该电压耦合电路还包括有一第四电晶体,此第四电晶体具有一源极端,一汲极端,和一闸极端,其汲极端连接至第二电晶体的闸极端,其闸极端连接至第三电晶体的汲极端,而其源极端连接至阴极端。38.一种积体电路,系包含:一个接收与输出讯号的讯号焊垫;一个输出缓冲器,此输出缓冲器具有一第一端点和一第二端点,其第二端点与讯号焊垫相连接;一个整流器,此整流器具有一阳极端和一阴极端,而内部结构含有一第一P型半导体区,一第一N型半导体区,一第二P型半导体区,一第二N型半导体区,第一N型半导体区与第一P型半导体区相连接,第二P型半导体区与第一N型半导体区相连接,第二N型半导体区与第二P型半导体区相连接,第一P型半导体区又与阳极端相连接,第二N型半导体区又与阴极端相连接,而阳极端则与输出缓冲器的第二端点相连接,至于阴极端则与地端相连接;一个第一电晶体,此第一电晶体具有一第一端点,一第二端点,和一闸极端点;一个第二电晶体,此第二电晶体具有一第一端点,一第二端点,和一闸极端点,其第一端点与第一电晶体的第二端点相连接,其第二端点与整流器的第二N型半导体区相连接;以及一个电压耦合电路,此电压耦合电路具有一第一端点,一第二端点,一第三端点,和一第四端点,其第一端点与输出缓冲器的第一端点相连接,其第二端点与第一电晶体的闸极端点相连接,其第三端点与第二电晶体的闸极端点相连接,而其第四端点与整流器的阴极端相连接。39.如申请专利范围第38项所述之电路,其中该电压耦合电路提供一第一电压讯号给第一电晶体的闸极端点,和一第二电压讯号给第二电晶体的闸极端点,来使整流器导通。40.如申请专利范围第39项所述之电路,其中该电压耦合电路含有一第一电容器接在电压耦合电路的第一端点与第一电晶体的闸极端之间,含有一第二电容器接在电压耦合电路的第一端点与第二电晶体的闸极端之间。41.如申请专利范围第40项所述之电路,其中该电压耦合电路还含有一第三电晶体,此第三电晶体具有一源极端,一汲极端,和一闸极端,此第三电晶体的汲极端与闸极端是相接在一起,而此第三电晶体的源极端是与第一电晶体的闸极端相接。42.如申请专利范围第40项所述之电路,其中该电压耦合电路还含有一箝制电路,一第一电阻器,和一第二电阻器,此箝制电路接在第一电阻器与第一电晶体的闸极端之间,而第一电阻器是接在箝制电路与整流器的阴极端之间,另外第二电阻器是接在第二电晶体的闸极端点与整流器的阴极端之间。43.如申请专利范围第42项所述之电路,其中该箝制电路能箝制提供到第一电晶体的闸极端的电压讯号,而第一电阻器,第二电阻器,第一电容器,和第二电容器相接合在一起可以控制时间延迟以使整流器导通。44.如申请专利范围第42项所述之电路,其中该箝制电路由一电晶体所组成。45.如申请专利范围第38项所述之电路,其中该整流器的第二P型半导体区是由一P型半导体基座所组成。46.如申请专利范围第38项所述之电路,其中该整流器的第一N型半导体区是由一位于P型半导体基座中的N型井所组成。47.如申请专利范围第45项所述之电路,其中该整流器的第一N型半导体区是由一位于P型半导体基座中的N型井所组成,而整流器的第一P型半导体区则是由一位于此N型井中的P型扩散半导体区所组成。48.如申请专利范围第47项所述之电路,其中该整流器的第二N型半导体区是由一位于P型半导体基座中的N型扩散半导体区所组成,此N型扩散半导体区与第一N型半导体区是分开不在一起的。49.如申请专利范围第42项所述之电路,其中该电压耦合电路还包括有一第四电晶体,此第四电晶体具有一源极端,一汲极端,和一闸极端,其汲极端连接至第二电晶体的闸极端,其闸极端连接至第三电晶体的汲极端,而其源极端连接至阴极端。50.一种用来保护具有输入/输出讯号焊垫的积体电路不受静电放电所破坏之方法,系包含:提供一整流器,此整流器包含有一第一P型半导体区,一与第一P型半导体区相接的第一N型半导体区,一与第一N型半导体区相接的第二P型半导体区,和一与第二P型半导体区相接的第二N型半导体区;提供一第一电晶体,此第一电晶体具有一第一端点,一第二端点,和一闸极端点,其第一端点与整流器的第一N型半导体区相连接;提供一第二电晶体,此第二电晶体具有一第一端点,一第二端点,和一闸极端点,其第一端点与第一电晶体的第二端点相连接,其第二端点与整流器的第二N型半导体区相连接。51.如申请专利范围第50项所述之方法,其中防护方法更进一步包含提供第一电压给第一电晶体的闸极端,和提供第二电压给第二电晶体的闸极端,以导通整流器。图式简单说明:第1图系绘示一习知静电放电防护电路的电路图。第2图系绘示本发明的一较佳实施例的电路图。第3图系绘示与第2图中本发明的一较佳实施例相同的电路图,只是电路中的Stacked-NMOS-Triggered Silicon-Controlled-Rectifier (SNTSCR)元件系以剖面图呈现。第4图系绘示本发明的另一较佳实施例的电路图。第5图系绘示第2图中本发明的一较佳实施例的电路图的另一种呈现方式。第6图系绘示本发明的又另一较佳实施例的电路图。第7图系绘示本发明的再另一较佳实施例的电路图。 |
