| 主权项 |
1.一种半导体结构,其包括:一第一导电型式之一基本层(100,IV);配置在该基本层(100)上以及具有低于该基本层(100,IV)掺质浓度之掺质浓度之第一导电型式之一第一层(102,III);以及与该第一层(102,III)可操作之第二导电型式之一第二层(104,II)以形成介于该第一导电型式与该第二导电型式之间之相变;其中在介于该基本层(100,IV)与该第一层(102,III)之间之相变之掺质分布之一路线(B、C、D、E、F)为设定,以致于在一ESD案例中移位至介于该基本层(100,IV)与该第一层(102,III)之间之相变之空间电荷区延伸至该基本层(100,IV)内。2.如申请专利范围第1项之半导体结构,其中在该相变之掺质分布(B、C、D、E)为平坦。3.如申请专利范围第2项之半导体结构,其中由该基本层(100,IV)至第一层(102,III)之相变为热处理。4.如申请专利范围第3项之半导体结构,其中该相变之热处理以大约1,150℃执行大约60分钟。5.如申请专利范围第2项之半导体结构,其中该掺质分布(B、C、D)因为该基本层(100,IV)电阻之增加而变成较平坦。6.如申请专利范围第2项之半导体结构,其中该基本层(100,IV)掺杂砷以及包括大约5mcm至10mcm之电阻。7.如申请专利范围第2项之半导体结构,其中该基本层(100,IV)掺杂锑以及具有大约20mcm至40mcm之电阻。8.如申请专利范围第2项之半导体结构,其中该基本层(100,IV)包括至第一层(102,III)之相变区域之植入。9.如申请专利范围第8项之半导体结构,其中该基本层(100,IV)掺杂砷,其中磷以介于大约11013原子/公分3至11014原子/公分3之间之浓度植入至该基本层(100,IV)内。10.如申请专利范围第1项之半导体结构,其中由该基本层(100,IV)至第一层(102,III)之相变之掺杂分布(F)为梯形。11.如申请专利范围第10项之半导体结构,其中该掺杂分布(F)采取由大约1017原子/公分3之上之第一层(102,III)区域之大约1016原子/公分3至该基本层(100,IV)区域之大约1019原子/公分3之路线。12.如申请专利范围第1项之半导体结构,其中该基本层为一基底或是一埋层。13.如申请专利范围第10项之半导体结构,其中该基本层(100,IV)包含一基底层以及一缓冲层,其中该掺杂分布(F)由大约1017原子/公分3之上之第一层(102,III)区域之大约1016原子/公分3行进至该基本层(100,IV)区域之缓冲层之大约1018原子/公分3行进至该基本层(100,IV)区域之基底层之大约1019原子/公分3。14.如申请专利范围第13项之半导体结构,其中一电晶体之主动集极形成在第一层(102,III)中,以及其中该电晶体之一基极以及一射极形成在第二层(104,II)中。15.如申请专利范围第14项之半导体结构,其中该电晶体为一功率电晶体。16.如申请专利范围第14项之半导体结构,其中该电晶体为一双极电晶体或是一场效电晶体。17.如申请专利范围第12项之半导体结构,其中一个二极体形成在第一层(102,III)以及第二层(104,II)中。18.一种用于改进一半导体结构ESD力之方法,其中该半导体结构包括一第一导电型式之一基本层(100,IV)、配置在该基本层(100,IV)上以及具有低于该基本层(100,IV)掺质浓度之掺质浓度之第一导电型式之一第一层(102,III)、以及第二导电型式之一第二层(104,II),其中该第一层(102,III)与第二层(104,II)为可操作以形成介于该第一导电型式与该第二导电型式之间之相变;其中该方法包括:设定介于该基本层(100,IV)与该第一层(100,III)之间之相变之掺质分布(B、C、D、E)之一路线,以致于在一ESD案例中移位至介于该基本层(100,IV)与该第一层(102,III)之间之相变之空间电荷区延伸至该基本层(100,IV)内。19.如申请专利范围第18项之方法,其中该掺质分布(B、C、D、E)之路线在该相变为平坦化。20.如申请专利范围第19项之方法,其中该设定在该第一层(102,III)成长在该基本层(100,IV)上之后执行以及包含包括至少该基本层(100,IV)以及第一层(102,III)之层序列之热处理。21.如申请专利范围第20项之方法,其中该热处理以大约1,150℃之温度执行大约60分钟。22.如申请专利范围第18项之方法,在设定该掺质分布路线之前包括下列步骤:以一浓度植入砷至该基本层(100,IV)内以设定该基本层(100,IV)电阻为5mcm至10mcm。23.如申请专利范围第19项之方法,在设定该掺质分布(C,D)路线之前包括下列步骤:以一浓度植入锑至该基本层(100,IV)内以设定该基本层电阻为20mcm至40mcm。24.如申请专利范围第19项之方法,其中该设定步骤包括下列步骤:植入一预先决定之实体至该第一层(102,III)区域之该基本层(100,IV)内。25.如申请专利范围第24项之方法,其中该基本层(100,IV)掺杂砷,以及其中磷藉由植入以浓度11013原子/公分3至11014原子/公分3导入。26.如申请专利范围第18项之方法,其中该设定步骤造成介于该基本层(100,IV)与该第一层(102,III)之间之相变之掺杂分布(F)之梯形设定。27.如申请专利范围第26项之方法,其中该掺杂分布(F)由该第一层(102,III)区域之大约1016原子/公分3设定该基本层(100,IV)区域在大约11017原子/公分3至11019原子/公分3之上。28.如申请专利范围第18项之方法,其中该基本层为一基底或是一埋层。29.一种用于改进半导体结构超载力之方法,其中该半导体结构包括一第一导电型式之一基本层(100,IV)、配置在该基本层(100,IV)上以及具有低于该基本层(100,IV)掺质浓度之掺质浓度之第一导电型式之一第一层(102,III)、以及第二导电型式之一第二层(104,II),其中该第一层(102,III)与第二层(104,II)为可操作以形成介于该第一导电型式与该第二导电型式之间之相变;其中该方法包括下列步骤:介于该基本层(100,IV)与第一层(102,III)之间之相变之掺杂分布(F)之梯形设定。30.如申请专利范围第29项之方法,其中该掺杂分布(F)在大约1017原子/公分3之上由该第一层(102,III)区域大约1016原子/公分3至该基本层(100,IV)区域大约1019原子/公分3开始设定。31.如申请专利范围第29项之方法,其中该基本层(100,IV)包含一基底层以及一缓冲层,其中该掺杂分布(F)在大约1017原子/公分3之上由该第一层(102,III)区域大约1016原子/公分3行进至该基本层(100,IV)缓冲层大约1018原子/公分3至该基本层(100,IV)基底层区域大约1019原子/公分3。32.如申请专利范围第31项之方法,其中该第一层(102,III)形成一电晶体主动集极,以及其中该电晶体之一基极以及一射极形成该第二层(104,II),其中该第二层沈积在第一层上或是藉由第一层之插入区域形成。33.如申请专利范围第32项之方法,其中该电晶体为一功率电晶体。34.如申请专利范围第32项之方法,其中该电晶体为一双极电晶体或是一场效电晶体。35.如申请专利范围第31项之方法,其中一个二极体形成在第一层(102,III)以及第二层(104,II)中。36.如申请专利范围第32项之方法,包括下列步骤:提供该基本层(100,IV)之基底层;形成一缓冲层在该基本层(100,IV)之基底层上,其中该缓冲层没有掺杂或是具有一非常低掺杂;藉由掺质之一局部植入在将形成之一电晶体或是将形成之二极体之下而形成该梯形掺杂分布;形成该第一层(102,III)在该缓冲层上;藉由沈积该第二层在该第一层上或是藉由建立该第一层之主动区域而形成第二层(104,II);以及形成该电晶体或是该二极体。37.如申请专利范围第36项之方法,其中该缓冲层之掺杂为第一导电型式或是第二导电型式,以及其中在大约1017原子/公分3至大约1018原子/公分3范围之第一导电型式掺杂藉由形成梯形掺杂分布之步骤之缓冲层之局部植入加以达成。38.如申请专利范围第36项之方法,其中该电晶体之建立包含该基极以及该射极之形成,该第一层作用为一集极。图式简单说明:图1A显示具有受阻pn-相变之传统半导体结构;图1B显示在ESD案例之图1A显示之半导体结构;图2显示如本发明在ESD案例之半导体结构;图3显示解释如第一具体实施例之半导体结构之掺质分布之图形;图4显示解释如第二具体实施例之半导体结构之掺质分布之图形;以及图5显示解释如第三具体实施例之半导体结构之掺质分布之图形。 |
