| 主权项 |
1.一种记忆体阵列之感测放大器电路,其中该读取功能系单独由一组四个电晶体与一电流源所执行,其至少包含:一电流源,耦合至一读取资料线,以供应电荷至上述读取资料线;一第一电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第一位元线,上述电流路径系耦合于上述读取资料线与一第二电晶体之一电流路径之间,上述第二电晶体具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第一读取致能信号,上述电流路径系耦合于上述第一电晶体之上述电流路径与一接地电位之间;一第三电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第二位元线,上述电流路径系耦合于上述读取资料线与一第四电晶体之一电流路径之间,上述第四电晶体具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第二读取致能信号,上述电流路径系耦合于上述第三电晶体之上述电流路径与一接地电位之间;其中,分别耦合至上述第二与第四电晶体之上述控制闸之上述第一与第二读取致能信号系用以在一读取操作时提供上述第一与第二位元线对上述读取资料线间之多工。2.如申请专利范围第1项所述之感测放大器电路,其中更包含:一第五电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第一写入致能信号,上述电流路径系耦合于一写入资料线与上述记忆体阵列之上述第一位元线之间;一第六电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第二写入致能信号,上述电流路径系耦合于上述写入资料线与上述记忆体阵列之上述第二位元线之间;其中,分别耦合至上述第五与第六电晶体之上述控制闸之上述第一与第二写入致能信号系用以在一写入操作时提供上述第一与第二位元线对上述写入资料线间之多工。3.如申请专利范围第2项所述之感测放大器电路,其中上述读取资料线与上述写入资料线系包含一双向读取/写入资料线。4.如申请专利范围第1项所述之感测放大器电路,其中更包含:一第七电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第一预充电信号,上述电流路径系耦合于上述记忆体阵列之上述第一位元线与一参考电源端之间;一第八电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第二预充电信号,上述电流路径系耦合于上述记忆体阵列之上述第二位元线与一参考电源端之间;其中,上述第一与第二预充电信号系受控于上述读取操作期间,使得当一信号系形成于上述记忆体阵列之上述第一位元线上时,上述第一预充电信号系不发出且上述第二预充电信号系发出以维持上述第二位元线于预充电状态。5.如申请专利范围第4项所述之感测放大器电路,其中各上述第一、第二、第三与第四电晶体系N-通道电晶体,而各上述第七与第八电晶体系P-通道电晶体。6.如申请专利范围第3项所述之感测放大器电路,其中上述电流源系包含具有一控制闸与一电流路径之一P-通道电晶体,上述控制闸系耦合至一控制端,而上述电流路径系耦合于一电源端与上述读取/写入资料线之间;其中在一读取操作时,上述控制端系耦合以接收一第三写入致能信号之一第一逻辑状态以允许电荷从上述电源端流至上述读取/写入资料线;在一写入操作时,上述控制端系耦合以接收上述第三写入致能信号之一第二逻辑状态以关闭上述电源端。7.如申请专利范围第1项所述之感测放大器电路,其中更包含一传统交叉耦合之CMOS感测放大器电晶体对。8.如申请专利范围第1项所述之感测放大器电路,其中上述感测放大器电路系位于一个记忆体阵列中,且上述读取资料线系排列于复数个记忆体阵列之上。9.如申请专利范围第2项所述之感测放大器电路,其中上述感测放大器电路系位于一个记忆体阵列中,且上述写入资料线系排列于复数个记忆体阵列之上。10.如申请专利范围第3项所述之感测放大器电路,其中上述感测放大器电路系位于一个记忆体阵列中,且上述读取/写入资料线系排列于复数个记忆体阵列之上。11.如申请专利范围第1项所述之感测放大器电路,其中上述感测放大器电路系位于一个记忆体阵列中,且上述电流源系由复数个记忆体阵列所共享。12.如申请专利范围第1项所述之感测放大器电路,其中上述位元线电压系预充电至Vdd。13.如申请专利范围第7项所述之感测放大器电路,其中上述第一与第二位元线更包含位于上述记忆体阵列与上述感测放大器电路间之一隔离元件以将上述记忆体阵列中之上述第一与第二位元线耦合至上述感测放大器电路中之上述第一与第二位元线。14.如申请专利范围第1项所述之感测放大器电路,其中上述记忆体阵列中之上述第一位元线更包含一闸极耦合一第一预充电信号之一第一位元线预充电元件,且上述记忆体阵列中之上述第二位元线更包含一闸极耦合一第二预充电信号之一第二位元线预充电元件。15.如申请专利范围第14项所述之感测放大器电路,其中当上述记忆体阵列中之上述第一位元线系用以感测时,在一信号形成阶段中,上述第一与第二预充电信号系分别为关闭与导通,且上述隔离元件系导通,允许形成于上述记忆体阵列中之上述第一位元线上之上述信号来传送至上述感测放大器电路中之上述第一位元线,然而,上述记忆体阵列中之上述第一位元线系由上述记忆体阵列中之上述第二位元线所保护。16.一种记忆体元件之感测放大器电路,该其中上述读取功能系单独由一组四个电晶体与一电流源所执行,至少包含:一电流源,耦合至一读取资料线以供应电荷至上述读取资料线;一第一电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第一读取致能信号,上述电流路径系耦合于上述读取资料线与一第二电晶体之一电流路径之间,上述第二电晶体具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第一位元线,上述电流路径系耦合于上述第一电晶体之上述电流路径与一接地电位之间;一第三电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第二读取致能信号,上述电流路径系耦合于上述读取资料线与一第四电晶体之一电流路径之间,上述第四电晶体具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第二位元线,上述电流路径系耦合于上述第三电晶体之上述电流路径与一接地电位之间;其中,分别耦合至上述第一与第三电晶体之上述控制闸之上述第一与第二读取致能信号系用以在一读取操作期间提供上述第一与第二位元线对上述读取资料线间之多工。17.如申请专利范围第16项所述之感测放大器电路,其中更包含:一第五电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第一写入致能信号,上述电流路径系耦合于一写入资料线与上述记忆体阵列之上述第一位元线之间;一第六电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第二写入致能信号,上述电流路径系耦合于上述写入资料线与上述记忆体阵列之上述第二位元线之间;其中,分别耦合至上述第五与第六电晶体之上述控制闸之上述第一与第二写入致能信号系用以在一写入操作期间提供上述第一与第二位元线对上述写入资料线间之多工。18.如申请专利范围第17项所述之感测放大器电路,其中上述读取资料线与上述写入资料线系包含一双向读取/写入资料线。19.如申请专利范围第16项所述之感测放大器电路,其中更包含:具有一控制闸与一电流路径之一第七电晶体,上述控制闸系耦合至上述记忆体阵列之一第一预充电信号,上述电流路径系耦合于上述记忆体阵列之上述第一位元线与一参考电源端之间;具有一控制闸与一电流路径之一第八电晶体,上述控制闸系耦合至上述记忆体阵列之一第二预充电信号,上述电流路径系耦合于上述记忆体阵列之上述第二位元线与一参考电源端之间;其中,上述第一与第二预充电信号系受控于上述读取操作期间,使得当一信号系形成于上述记忆体阵列之上述第一位元线上时,上述第一预充电信号系不发出且上述第二预充电信号系发出以维持上述第二位元线于预充电状态。20.如申请专利范围第19项所述之感测放大器电路,其中各上述第一、第二、第三与第四电晶体系N-通道电晶体,而各上述第七与第八电晶体系P-通道电晶体。21.如申请专利范围第18项所述之感测放大器电路,其中上述电流源系包含具有一控制闸与一电流路径之一P-通道电晶体,上述控制闸系耦合至一控制端,而上述电流路径系耦合于一电源端与上述读取/写入资料线之间;其中在一读取操作时,上述控制端系耦合以接收一第三写入致能信号之一第一逻辑状态以允许电荷从上述电源端流至上述读取/写入资料线;在一写入操作时,上述控制端系耦合以接收上述第三写入致能信号之一第二逻辑状态以关闭上述电源端。22.如申请专利范围第16项所述之感测放大器电路,其中更包含一传统交叉耦合之CMOS感测放大器电晶体对。23.如申请专利范围第16项所述之感测放大器电路,其中上述感测放大器电路系位于一个记忆体阵列中,且上述读取资料线系排列于复数个记忆体阵列之上。24.如申请专利范围第17项所述之感测放大器电路,其中上述感测放大器电路系位于一个记忆体阵列中,且上述写入资料线系排列于复数个记忆体阵列之上。25.如申请专利范围第18项所述之感测放大器电路,其中上述感测放大器电路系位于一个记忆体阵列中,且上述读取/写入资料线系排列于复数个记忆体阵列之上。26.如申请专利范围第16项所述之感测放大器电路,其中上述感测放大器电路系位于一个记忆体阵列中,且上述电流源系由复数个记忆体阵列所共享。27.如申请专利范围第16项所述之感测放大器电路,其中上述位元线电压系预充电至Vdd。28.如申请专利范围第22项所述之感测放大器电路,其中上述第一与第二位元线更包含位于上述记忆体阵列与上述感测放大器电路间之一隔离元件,以将上述记忆体阵列中之上述第一与第二位元线耦合至上述感测放大器电路中之上述第一与第二位元线。29.如申请专利范围第28项所述之感测放大器电路,其中上述记忆体阵列中之上述第一位元线更包含一闸极耦合一第一预充电信号之一第一位元线预充电元件,且上述记忆体阵列中之上述第二位元线更包含一闸极耦合一第二预充电信号之一第二位元线预充电元件。30.如申请专利范围第29项所述之感测放大器电路,其中当上述记忆体阵列中之上述第一位元线系用以感测时,在一信号形成阶段中,上述第一与第二预充电信号系分别为关闭与导通,且上述隔离元件系导通,允许形成于上述记忆体阵列中之上述第一位元线上之上述信号来传送至上述感测放大器电路中之上述第一位元线,然而,上述记忆体阵列中之上述第一位元线系由上述记忆体阵列中之上述第二位元线所保护。31.一种动态随机存取记忆体,其至少包含:一储存单元阵列,排列成列与行,每一行包含一位元线对,该位元线对耦合至复数个上述储存单元;一控制电路,其产生两个读取控制信号;一输出缓冲电路,其输出资料信号;一读取资料线,耦合至上述输出缓冲电路;以及一直接感测放大器电路,具有控制端以接收上述读取控制信号,上述直接感测放大器电路系回应于上述读取控制信号而从上述位元线对之上述两个位元线之一供应资料至上述读取资料线。32.如申请专利范围第31项所述之动态随机存取记忆体,其中上述直接感测放大器电路系包含一组四个电晶体与一电流源,至少包含:一电流源,耦合至上述读取资料线以供应电荷至上述读取资料线;一第一电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第一位元线,上述电流路径系耦合于上述读取资料线与一第二电晶体之一电流路径之间,上述第二电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第一读取致能信号,上述电流路径系耦合于上述第一电晶体之上述电流路径与一接地电位之间;一第三电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第二位元线,上述电流路径系耦合于上述读取资料线与一第四电晶体之一电流路径之间,上述第四电晶体具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第二读取致能信号,上述电流路径系耦合于上述第三电晶体之上述电流路径与一接地电位之间;其中,分别耦合至上述第二与第四电晶体之上述控制闸之上述第一与第二读取致能信号系用以在一读取操作期间提供上述第一与第二位元线对上述读取资料线间之多工。33.如申请专利范围第31项所述之动态随机存取记忆体,其中上述直接感测放大器电路系包含一组四个电晶体与一电流源,至少包含:一电流源,耦合至上述读取资料线以供应电荷至上述读取资料线;一第一电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第一读取致能信号,上述电流路径系耦合于上述读取资料线与一第二电晶体之一电流路径之间,上述第二电晶体具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第一位元线,上述电流路径系耦合于上述第一电晶体之上述电流路径与一接地电位之间;一第三电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第二读取致能信号,上述电流路径系耦合于上述读取资料线与一第四电晶体之一电流路径之间;上述第四电晶体,具有一控制闸与一电流路径,上述控制闸系耦合至上述记忆体阵列之一第二位元线,上述电流路径系耦合于上述第三电晶体之上述电流路径与一接地电位之间;其中,分别耦合至上述第二与第四电晶体之上述控制闸之上述第一与第二读取致能信号系用以在一读取操作期间提供上述第一与第二位元线对上述读取资料线间之多工。34.如申请专利范围第32项所述之动态随机存取记忆体,其中上述输出缓冲电路包含一反相器,其侦测上述读取资料线之一电位。35.一种在一记忆体元件中写入与读取资料之方法,该方法至少包含下列步骤:供应资料至一资料线;供应一对写入控制信号至一第一电晶体之一控制闸与一第二电晶体之一控制闸,上述第一电晶体具连接于上述资料线与一第一位元线间之一电流路径,上述第二电晶体具连接于上述资料线与一第二位元线间之一电流路径,上述写入控制信号系用以导通上述第一电晶体与关闭上述第二电晶体以允许在上述资料线上之上述资料可送至上述第一位元线,反之亦然;储存上述资料于连接至上述第一位元线之一记忆体单元;供应一对读取控制信号至一第三电晶体之一控制闸与一第五电晶体之一控制闸,上述第三电晶体具串联于一第四电晶体之一电流路径与一接地端之间一电流路径,上述第五电晶体串联于一第六电晶体之一电流路径与一接地端之间一电流路径,上述读取控制信号系用以导通上述第三电晶体与关闭上述第五电晶体以允许上述第四电晶体之上述电流路径与上述资料线上之上述电压来受控于耦合至上述第四电晶体之上述控制闸之上述第一位元线上之上述信号,反之亦然。36.一种在一积体电路内感测由一位元线所传来之一储存位元信号以输出至一输出资料线上之方法,该方法至少包含下列步骤:预充电上述位元线;在上述预充电步骤后,将上述储存位元信号传送至上述位元线;将上述位元线所传来之上述储存位元信号只供应至耦合至一单一端点输出资料线之一控制元件之一控制端,以控制在上述单一端点输出资料线上之一输出信号电位,上述控制元件系位于上述单一端点输出资料线之一电流路径内。37.如申请专利范围第36项所述之方法,其中更包含利用传至一读取定时元件之一读取信号对上述供应步骤定时之步骤。38.如申请专利范围第36项所述之方法,其中更包含提供电流于上述供应至上述单一端点输出资料线期间的步骤。39.如申请专利范围第38项所述之方法,其中更包含耦合一反相器至上述输出资料线之步骤,上述反相器系当成一感测放大器来侦测上述单一端点输出资料线。40.如申请专利范围第37项所述之方法,其中更包含供应上述读取信号至位于上述单一端点输出资料线与一固定电位之一电流路径内之一读取定时元件之步骤。41.如申请专利范围第36项所述之方法,其中上述预充电步骤之进行系只利用一预充电元件,其具有介于上述位元线与一单定电位间之一电流路径。42.如申请专利范围第36项所述之方法,其中更包含下列步骤:预充电一第二位元线;在上述预充电上述第二位元线步骤后,将一第二储存位元信号传送至上述第二位元线;透过上述第二位元线以只供应上述第二储存位元信号至耦合于上述单一端点输出资料线之一第二控制元件之一控制端,以控制在上述单一端点输出资料线上之一输出信号电位,上述第二控制元件系位于上述单一端点输出资料线之一电流路径内。43.如申请专利范围第42项所述之方法,其中更包含利用传至一第二读取定时元件之一第二读取信号对上述供应一第二储存位元信号步骤定时的步骤。44.如申请专利范围第42项所述之方法,其中预充电上述第二位元线之上述步骤系进行于从上述位元线供应上述储存位元信号之上述步骤期间。45.如申请专利范围第44项所述之方法,其中预充电上述位元线之上述步骤系进行于从上述第二位元线供应上述第二储存位元信号之上述步骤期间。46.一种半导体记忆体元件,其至少包含:一记忆体阵列,包含至少一位元线对,各包含一真实位元线与一互补位元线;以及选择性耦合上述至少一个位元线对之上述真实位元线或上述互补位元线之一至一资料线之装置,而另一未耦合位元线系预充电。47.如申请专利范围第46项所述之半导体记忆体元件,其中上述资料线系为各位元线对而准备,因而允许在上述记忆体阵列中之所有资料位元来同时耦合至上述相关资料线。48.如申请专利范围第46项所述之半导体记忆体元件,其中欲选择性耦合之上述装置系致能于一读取模式。49.如申请专利范围第46项所述之半导体记忆体元件,其中欲选择性耦合之上述装置系致能于一写入模式。50.一种半导体记忆体元件,至少包含:一记忆体阵列,包含至少一个位元线对,各包含一真实位元线与一互补位元线;以及一第一装置,选择性耦合上述至少一个位元线对之上述真实位元线或上述互补位元线之一至一第一资料线,而另一未耦合位元线系预充电于一读取模式下;以及一第二装置,选择性耦合上述至少一个位元线对之上述真实位元线或上述互补位元线之一至一第二资料线,而另一未耦合位元线系预充电于一写入模式下。51.如申请专利范围第50项所述之半导体记忆体元件,其中上述第一与第二资料线系包含一共同资料线。52.一种半导体记忆体元件,其至少包含:一第一记忆体阵列与一第二记忆体阵列,其中各上述记忆体阵列系包含至少一个位元线对,各包含由一第一与第二装置所控制之一真实位元线与一互补位元线,在上述第一记忆体阵列中之上述第一装置系选择性耦合上述至少一个位元线对之上述真实位元线或上述互补位元线之一至一第一资料线,而另一未耦合位元线系预充电于一读取模式下,在上述第二记忆体阵列中之上述第二装置系选择性耦合上述至少一个位元线对之上述真实位元线或上述互补位元线之一至一第二资料线,而另一未耦合位元线系预充电于一写入模式下;因而能同时致能上述第一与第二记忆体阵列之一读取模式与一写入模式。53.如申请专利范围第52项所述之半导体记忆体元件,其中上述读取资料线与上述写入资料线系准备于各位元线对,因而允许在上述第一记忆体阵列中之所有资料位元系同时耦合至上述相关读取资料线,且允许在上述第二记忆体阵列中之所有资料位元系同时耦合至上述相关写入资料线。54.一种在一积体电路内感测由一第一位元线与一第二位元线所传来之一第一与第二储存位元信号以输出至一单一端点输出资料线之方法,该方法至少包含下列步骤:预充电上述上述第一与第二位元线至一既定电位;传送一第一储存位元信号至上述第一位元线;首先将上述第一位元线所传来之上述第一储存位元信号供应至耦合于上述单一端点输出资料线之一第一控制元件之一控制端,以根据上述第一储存位元信号之一电位而控制在上述单一端点输出资料线上之一输出信号电位,上述第一控制元件系位于上述单一端点输出资料线与一固定电位间之一电流路径内;利用只供应至位于上述单一端点输出资料线与一固定电位间之一电流路径内之一第一读取定时元件之一第一读取定时信号来对上述首先供应步骤定时;预充电上述上述第一与第二位元线至一既定电位;传送一第二储存位元信号至上述第二位元线;其次将上述第二位元线所传来之上述第二储存位元信号供应至耦合于上述单一端点输出资料线之一第二控制元件之一控制端,以根据上述第二储存位元信号之一电位而控制在上述单一端点输出资料线上之一输出信号电位,上述第二控制元件系位于上述单一端点输出资料线与上述固定电位间之一电流路径内;以及利用只供应至位于上述单一端点输出资料线与该固定电位间之一电流路径内之一第二读取定时元件之一第二读取定时信号来对上述首先供应步骤定时。55.如申请专利范围第54项所述之方法,其中更包含藉由放大上述第一与上述第二位元线间之一电位差来帮助信号摆动于上述单一端点输出资料线上的步骤。56.如申请专利范围第55项所述之方法,其中上述放大步骤系使用交叉耦合CMOS元件对而进行。57.如申请专利范围第54项所述之方法,其中上述预充电步骤系利用分别具有介于上述固定电位与上述第一与第二位元线间之一电流路径之一第一与第二预充电元件,以及具有介上述第一与第二位元线间之一电流路径之一等化元件而进行。58.如申请专利范围第56项所述之方法,其中更包含一开关,其介于上述第一与第二位元线以及上述交叉耦合CMOS元件对之间。59.如申请专利范围第58项所述之方法,其中更包含一第一等化开关及一第二等化开关,其中上述第一等化开关耦合至上述第一位元线,而上述第二等化开关耦合至上述第二位元线。60.如申请专利范围第59项所述之方法,其中,当上述第二位元线系处于信号形成时,上述第一等化开关系维持导通,而当上述第一位元线系处于信号形成时,上述第二等化开关系维持导通。61.如申请专利范围第60项所述之方法,其中上述第一等化开关,在处于信号形成期间,系维持导通;而在上述交叉耦合CMOS元件对进行放大之前则关闭。62.如申请专利范围第61项所述之方法,其中在上述开关关闭之后,上述第一与第二位元线系立即预充电。63.如申请专利范围第56项所述之方法,其中上述放大步骤系使用对上述位元线而言具1/2Vdd预充电电压之交叉耦合CMOS元件对来进行。64.如申请专利范围第55项所述之方法,其中上述放大步骤系使用对上述位元线而言具1/2Vdd预充电电压之交叉耦合CMOS元件对来进行。65.如申请专利范围第56项所述之方法,其中介于上述第一与第二位元线以及上述交叉耦合CMOS元件对间之一开关系独立耦合上述第一与第二位元线至上述交叉耦合CMOS元件对。66.如申请专利范围第54项所述之方法,其中在一破坏性读取操作中,因而破坏上述传送后资料。67.如申请专利范围第66项所述之方法,其中只有当上述破坏后资料系被复写时,上述被破坏之传送后资料系被还原。68.如申请专利范围第67项所述之方法,且允许一单元来储存从未放大之上述储存位元信号所传送来之一位元线电压。69.如申请专利范围第68项所述之方法,其中上述单元中之上述储存位元线电压系用以预先处理写入以覆写上述破坏后资料。70.如申请专利范围第54项所述之方法,其中上述位元线系未完全摆动于一读取模式中。71.一种在一积体电路内利用一CMOS交叉耦合节点对来感测一第一位元线上之一第一储存位元信号与一第二位元线上之一第二储存位元信号的方法,其包含一开关以将上述第一位元线耦合至上述感测节点对之某一节点,以及将上述第二位元线耦合至上述感测节点对之另一节点,耦合至上述第一位元线之一第一等化元件与耦合至上述第二位元线之一第二等化元件,其中当上述第二位元线系处于上述第一储存位元之信号形成时,上述第一等化元件系维持导通,且当上述第一位元线系处于上述第二储存位元之信号形成时,上述第二等化元件系维持导通,控制装置,在上述信号形成时,导通上述开关,并在上述CMOS交叉耦合感测节点对系放大之前,系关闭上述开关。72.如申请专利范围第71项所述之方法,其中在上述开关被关闭后,上述位元线立即被预充电。图式简单说明:第1图为习知技术之直接感测架构之电路图。第2图为第1图之感测放大器电路之读取与写入相对资料操作之时序图。第3A图为本发明之直接感测放大器之第一实施例之电路图。第3B图为本发明之直接感测放大器之第二实施例之电路图。第3C图为另一实施例,其中两个位元线预充电元件MN20(闸极接至PC0)与MN21(闸极接至PC1)系分别耦合至BLc与BLt线。第4图显示第3A图之感测放大器电路之0与1资料类型之读取操作之时序图。第5图为动态随机存取记忆体,包含排列成列与行之储存单元之阵列,各行包含耦合至复数个储存单元MS之位元线BL对。 |
