| 摘要 |
Die erfindungsgemäße Schaltung weist einen Steuersignaleingang (bAktiv) und einen Steuersignalausgang (bAktiv2), ein Verzögerungsglied (VG) zur Erzeugung einer Verzögerungsdauer (tmin) sowie eine Steuerlogik (NAND, INV1, INV2, FF) auf. Diese steuert das Verzögerungsglied (VG) und schaltet einen Wechsel des Zustands am Steuersignaleingang (bAktiv), durch das Verzögerungsglied (VG) verzögert, auf den Steuersignalausgang (bAktiv2), wenn ein minimaler zeitlicher Abstand (tmin) zwischen Zustandswechseln am Steuersignaleingang (bAktiv) unterschritten ist. Die Schaltung findet ihre Anwendung bei DRAMs zur Steuerung der Aktivzeiten der in DRAMs vorhandenen Spannungsgeneratoren.
|
