| 主权项 |
1.一种具接地元件之半导体封装件,系包括:一基板,其具有一第一表面及一相对之第二表面,且该第二表面上开设有至少一贯穿开孔;至少一晶片,系收纳于该基板之贯穿开孔内;至少一接地元件,其包含一可贯穿该开孔之直立部及能与该直立部一体成型并向四周外伸之平面部,其中,该直立部系配合基板开口之型态制作,以供该接地元件与基板叠接而不影响晶片收纳;多数第一及第二焊线,该第一焊线提供晶片电性连接至基板第二表面上,而该第二焊线则提供晶片电性连接至该接地元件上;以及一散热片,供该基板、晶片与接地元件接置,且该接地元件与散热片间形成一电性导接关系。2.如申请专利范围第1项之半导体封装件,其中,该半导体封装件系一晶片朝下式球栅阵列(Cavity Down BallGrid Array,CDBGA)半导体封装件。3.如申请专利范围第1项之半导体封装件,其中,该接地元件系一摺叠式接地片。4.如申请专利范围第3项之半导体封装件,其中,该摺叠式接地片系一如铜等材质制成之金属片体。5.如申请专利范围第1项之半导体封装件,其中,该直立部之高度系超出该基板厚度,而与开设于散热片上之沟槽彼此箝接。6.如申请专利范围第1项之半导体封装件,其中,该直立部与散热片之间系以导电胶块接合。7.如申请专利范围第1项之半导体封装件,其中,该直立部上形成有至少一孔部。8.如申请专利范围第1项之半导体封装件,其中,该直立部与基板开口侧壁之缝隙系以一绝缘胶填满。9.如申请专利范围第1项之半导体封装件,其中,该平面部与基板之第二表面间系藉一导电性胶黏层相接。10.如申请专利范围第1项之半导体封装件,其中,该平面部上对应于基板拒焊剂层(Solder Mask)开口之位置形成有复数个开孔。11.如申请专利范围第1项之半导体封装件,其中,该平面部与散热片可透过贯穿基板之电镀贯穿通孔(Plated Through Hole,PTH)电性连接。12.如申请专利范围第1项之半导体封装件,其中,该第一焊线为讯号线。13.如申请专利范围第12项之半导体封装件,该讯号线进一步包含带状线(Stripline)及微导带(Microstrip)。14.如申请专利范围第1项之半导体封装件,其中,该第一焊线为电源线。15.如申请专利范围第1项之半导体封装件,其中,该第二焊线为接地线。16.一种半导体封装件之制法,系包含以下步骤:备一设有开口之基板及至少一接地元件,其中,该接地元件系由一直立部及与该直立部一体成型之平面部所组成;将该接地元件套入基板,供该直立部与该基板开口叠接,而藉其平面部黏固于基板布有电路之表面上;取至少一半导体晶片收纳入基板开口;藉多数第一焊线供晶片与基板电性连接,及多数第二焊线供晶片与该接地元件导电连结;以及设一散热片,提供该基板、接地元件与晶片接置,且该散热片与接地元件间形成一电性连接关系。17.如申请专利范围第16项之制法,其中,该半导体封装件系一晶片朝下式球栅阵列(Cavity Down Ball GridArray,CDBGA)半导体封装件。18.如申请专利范围第16项之制法,其中,该接地元件系一摺叠式接地片。19.如申请专利范围第16项之制法,其中,该接地元件之平面部与基板间系以一导电性胶黏层相接。20.如申请专利范围第19项之制法,其中,该导电性胶黏层为一导电性银胶。21.如申请专利范围第16项之制法,其中,该直立部系配合基板开口之型态开设。22.如申请专利范围第16项之制法,其中,该直立部与基板开口侧壁之间充填有绝缘胶。23.如申请专利范围第16项之制法,其中,该第一焊线为讯号线。24.如申请专利范围第16项之制法,其中,该第一焊线为电源线。25.如申请专利范围第16项之制法,其中,该第二焊线为接地线。26.如申请专利范围第16项之制法,其中,该接地元件之直立部与散热片间以导电胶块接合。27.如申请专利范围第16项之制法,其中,该接地元件之直立部系直接与散热片焊锡连接。图式简单说明:第1图系本发明之半导体封装件之第一实施例之剖面示意图;第2图系本发明之半导体封装件之第一实施例之仰视图;第3A至3D图系本发明之半导体封装件之第一实施例之制作流程示意图;第4A图系本发明之半导体封装件之第二实施例之剖面示意图;第4B图系本发明之半导体封装件之第二实施例之仰视图;第5图系本发明之半导体封装件之第三实施例之剖面示意图;第6图系本发明之半导体封装件之第四实施例之局部剖面示意图;第7图系美国专利第5,583,378号之晶片朝下式半导体封装件之剖示图;以及第8图系将接地环、电源环及焊球垫安置于同一电路层之习知晶片朝下式球栅阵列(Cavity Down Ball GridArray,CDBGA)半导体封装件之上视示意图。 |
