| 主权项 |
1.一种半导体装置,其特征在于,具备有:在主面形成有多数配线及多数焊接垫的配线基板;安装在上述配线基板的主面,经由多数突块电极以电气方式连接在上述配线的第1半导体晶片;以及,堆叠在上述第1半导体晶片上,经由多数导线以电气方式连接在上述焊接垫的第2半导体晶片,上述第2半导体晶片的端子间距,较上述第1半导体晶片的端子间距狭窄。2.如申请专利范围第1项的半导体装置,其中,上述第1半导体晶片是形成有记忆元件的晶片,上述第2半导体晶片是形成有微处理器或ASIC的晶片。3.如申请专利范围第1或第2项的半导体装置,其中,上述第1半导体晶片是形成有DRAM或快闪记忆器的晶片。4.如申请专利范围第1或第2项的半导体装置,其中,上述多数突块电极是成矩阵状配置在上述第1半导体晶片主面的焊锡突块。5.如申请专利范围第4项的半导体装置,其中,形成在上述配线基板主面的配线的最小间距为0.5mm,形成在上述第1半导体晶片主面的突块电极的最小间距为0.5mm。6.如申请专利范围第1项或第2项的半导体装置,其中,上述多数突块电极是连接在上述第1半导体晶片的焊接垫上的Au突块。7.如申请专利范围第1项或第2项的半导体装置,其中,上述第2半导体晶片堆叠在上述第1半导体晶片上,上述第1半导体晶片与上述第2半导体晶片配置成共同插脚相互靠近状。8.一种半导体装置,其特征在于,具备有:在主面形成有多数配线及多数焊接垫的配线基板;安装在上述配线基板的主面,经由多数突块电极以电气方式连接在上述配线的第1半导体晶片;以及,堆叠在上述第1半导体晶片上,经由多数导线以电气方式连接在上述焊接垫的第2半导体晶片,上述第2半导体晶片其对端子数的晶片面积的比値,较上述第1半导体晶片的对端子数的晶片面积比値小。9.如申请专利范围第8项的半导体装置,其中,上述第1半导体晶片是形成有记忆元件的晶片,上述第2半导体晶片是形成有微处理器或ASIC的晶片。10.如申请专利范围第8项的半导体装置,其中,上述第1半导体晶片是形成有DRAM或快闪记忆器的晶片。11.如申请专利范围第8项的半导体装置,其中,上述多数突块电极是成矩阵状配置在上述第1半导体晶片主面的焊锡突块。12.如申请专利范围第11项的半导体装置,其中,形成在上述配线基板主面的配线的最小间距为0.5mm,形成在上述第1半导体晶片主面的突块电极的最小间距为0.5mm。13.如申请专利范围第8项的半导体装置,其中,上述多数突块电极是连接在上述第1半导体晶片的焊接垫上的Au突块。14.如申请专利范围第8项的半导体装置,其中,上述第2半导体晶片堆叠在上述第1半导体晶片上,上述第1半导体晶片与上述第2半导体晶片配置成共同插脚相互靠近状。15.一种半导体装置的制造方法,其特征在于,具有下列制程:(a)分别准备,在主面形成有多数配线及多数焊接垫的配线基板、在主面形成有多数突块电极的第1半导体晶片、具有较上述第1半导体晶片的端子间距狭窄的端子间距的第2半导体晶片的制程;(b)在上述配线基板的主面搭载其主面面对上述配线基板的主面的上述第1半导体晶片,经由上述多数第1突块电极,以电气方式连接上述第1半导体晶片与上述配线基板的配线的制程;(c)在上述第1半导体晶片上搭载上述第2半导体晶片,令其背面面对上述配线基板的主面,经由多数导线以电气方式连接上述第2半导体晶片与上述配线基板的上述焊接垫的制程;以及,(d)以封装用树脂封装上述第1第2半导体晶片的制程。16.一种半导体装置的制造方法,其特征在于,具有下列制程:(a)分别准备,在主面形成有多数配线及多数焊接垫的配线基板、在主面形成有多数突块电极的第1半导体晶片、具有较上述第1半导体晶片的端子间距狭窄的端子间距的第2半导体晶片的制程;(b)在上述配线基板的主面的第1领域,搭载其主面面对上述配线基板的主面的上述第1半导体晶片,经由上述多数第1突块电极,以电气方式连接上述第1半导体晶片与上述配线基板的配线的制程;以及,(c)在上述第1半导体晶片上搭载上述第2半导体晶片,令其背面面对上述配线基板的主面,经由多数导线以电气方式连接上述第2半导体晶片与上述配线基板的上述焊接垫的制程;17.如申请专利范围第16项的半导体装置的制造方法,包含,在上述(c)制程之后,以封装用树脂封装上述第1第2半导体晶片的制程。18.如申请专利范围第16项的半导体装置的制造方法,其中,上述多数突块电极是矩阵状配置在上述第1半导体晶片的主面的焊锡突块。19.一种半导体装置,其特征在于,含有:在主面形成有多数配线及多数焊接垫的配线基板;其主面有多数半导体元件及多数端子,以上述主面面对上述配线基板的主面状,经由多数突块电极安装在上述配线基板的主面的第1半导体晶片;以及,其主面有多数半导体元件及多数端子,以其面对上述主面的背面面对上述配线基板的主面状,安装在上述配线基板的主面,且,以多数导线电气方式连接上述多数端子与上述配线基板的多数电极垫的第2半导体晶片,上述第1半导体晶片的端子数,上述第2半导体晶片的端子数分别为N1.N2时,上述第1半导体晶片的主面的面积,上述第2半导体晶片的主面的面积分别为S1.S2时,可成立SQRT(S1/N1)>SQRT(S2/N2)的关系。20.一种半导体装置,包含:在主面形成有多数配线及多数电连接至上述配线之焊接垫的配线基板,上述焊接垫系配置以第一间距;其主面有一积体电路及多数第一端子的第一半导体晶片,上述第一半导体晶片被安装在配线基板的主面上以使得其上述第一半导体晶片之上述主面系面对上述配线基板的上述主面且上述第一半导体晶片之上述第一端子系经由多数突块电极而被连接至某些上述焊接垫,上述第一半导体晶片之上述第一端子被配置以如同上述配线基板之上述焊接垫的上述第一间距;以及其主面有一积体电路及多数第二端子的第二半导体晶片,上述第二半导体晶片被堆叠在第一半导体晶片上以使得其上述第二半导体晶片之背面系面对上述第一半导体晶片之背面且上述第二半导体晶片之上述第二端子系经由多数焊接配线而被电气连接至其他焊接垫,其中上述第二半导体晶片之上述第二端子被配置以较上述第一间距狭窄的第二间距,以及其中上述第一间距系相邻焊接垫及相邻第一端子之间距,而第二间距系相邻第二端子之间距。图式简单说明:第1图是本发明一实施形态的半导体装置的平面图。第2图是本发明一实施形态的半导体装置的截面图。第3图是本发明一实施形态的半导体装置的平面图。第4图是制造本发明一实施形态的半导体装置时使用的多配线基板的平面图。第5图是制造本发明一实施形态的半导体装置时使用的多配线基板的平面图。第6图是第5图所示多配线基板的主要部分放大平面图。第7图是第5图所示多配线基板的主要部分放大截面图。第8图是第5图所示多配线基板的主要部分放大平面图。第9图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第10图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大平面图。第11图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第12图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大平面图。第13图是制造本发明一实施形态的半导体装置时使用的半导体晶片的平面图。第14图是制造本发明一实施形态的半导体装置时使用的半导体晶片的平面图。第15图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第16图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第17图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大平面图。第18图是制造本发明一实施形态的半导体装置时使用的半导体晶片的平面图。第19图是表示本发明一实施形态的半导体装置制造方法的半导体晶圆的斜视图。第20图是表示本发明一实施形态的半导体装置制造方法的半导体晶圆的侧面图。第21图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第22图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大平面图。第23图是表示本发明一实施形态的半导体装置制造方法的多配线基板的平面图。第24图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第25图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第26图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第27图是制造本发明一实施形态的半导体装置时使用的半导体晶片的平面图。第28图是表示本发明其他实施形态的半导体装置制造方法的半导体晶圆的主要部分放大截面图。第29图是表示本发明其他实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第30图是表示本发明其他实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第31图是表示形成有DRAM的半导体晶片的端子排列的平面图。第32图是表示形成有微处理器的半导体晶片的端子排列的平面图。第33图是表示本发明一实施形态的半导体装置制造方法的多配线基板的主要部分放大平面图。第34图是表示本发明其他实施形态的半导体装置制造方法的多配线基板的主要部分放大平面图。第35图是表示本发明其他实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第36图是表示本发明其他实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第37图是表示本发明其他实施形态的半导体装置制造方法的多配线基板的主要部分放大截面图。第38图是表示本发明其他实施形态的半导体装置的平面图。第39图是沿第38图的A-A'线的截面图。第40图是沿第38图的B-B'线的截面图。第41图是表示本发明其他实施形态的半导体装置的平面图。第42图是沿第41图的A-A'线的截面图。第43图是沿第41图的B-B'线的截面图。第44图是表示本发明其他实施形态的半导体装置的平面图。第45图是沿第44图的A-A'线的截面图。第46图是表示本发明其他实施形态的半导体装置的平面图。第47图是沿第46图的A-A'线的截面图。第48图是表示本发明其他实施形态的半导体装置的平面图。第49图是沿第48图的A-A'线的截面图。第50图是沿第38图的B-B'线的截面图。 |
