| 主权项 |
1.一种错误侦测电路,包括:一错误资料储存单元,用以将实施于一晶片内之一电路分割成既定区域,且回应于复数个状态错误信号、一串列链信号、一锁住致能信号与一晶片错误信号而输出复数个错误信号,各状态错误信号系致能于当一错误发生于一相关既定区域时,如果该晶片无法正常操作时,当该错误发生于该电路内时,该串列链信号系用以读取存于该晶片内之该些状态错误信号,且该锁住致能信号系决定是否要保留该些状态错误信号;以及一错误资料收集单元,其回应于该错误资料储存单元所传来之该些错误信号而输出该晶片错误信号;其中,该错误资料储存单元系储存并输出该些状态错误信号之至少一个错误信号,且其回应于该串列链信号,而能确认存于该错误资料储存单元内之该些状态错误信号之至少一个错误信号。2.如申请专利范围第1项所述之错误侦测电路,其中该错误资料储存单元包括复数个错误资料暂存器,各错误资料暂存器包括:一第一错误资料暂存器,其回应于一第一状态错误信号、该串列链信号、该锁住致能信号与该晶片错误信号而输出一第一错误信号;第二至第N-1错误资料暂存器,其回应于第二至第(N-1)状态错误信号、该串列链信号、该锁住致能信号、该晶片错误信号与该第一错误信号而分别输出第二至第(N-1)错误信号;以及一第N错误资料暂存器,其回应于第N状态错误信号、该串列链信号、该锁住致能信号、该晶片错误信号与该第(N-1)错误信号而输出第N错误信号,其中该第一状态错误信号、第二至第(N-1)状态错误信号与第N状态错误信号系包括于该些状态错误信号中。3.如申请专利范围第2项所述之错误侦测电路,其中该第一错误资料暂存器包括:一NAND闸,回应于该锁住致能信号与该晶片错误信号而输出一控制信号;一多工器,回应于该串列链信号与该控制信号而选择该第一错误信号或该第一状态错误信号之一;以及一D型正反器,具有接收该多工器之一输出信号之一输入端与输出该第一错误信号之一输出端。4.如申请专利范围第3项所述之错误侦测电路,其中该D型正反器之该输出端系一正输出端。5.如申请专利范围第2项所述之错误侦测电路,其中该第二至第(N-1)错误资料暂存器之任一个包括:一NAND闸,回应于该锁住致能信号与该晶片错误信号而输出一控制信号;一多工器,回应于该串列链信号与该控制信号而选择该第一错误信号、该第二错误信号或该第二状态错误信号之一;以及一D型正反器,具有接收该多工器之一输出信号之一输入端与输出该第二错误信号之一输出端。6.如申请专利范围第5项所述之错误侦测电路,其中该D型正反器之该输出端系一正输出端。7.如申请专利范围第2项所述之错误侦测电路,其中该第N错误资料暂存器包括:一NAND闸,回应于该锁住致能信号与该晶片错误信号而输出一第N控制信号;一多工器:回应于该串列链信号与该第N-1控制信号而选择该第(N-1)错误信号、该第N错误信号或该第N状态错误信号之一;以及一D型正反器,具有接收该多工器之一输出信号之一输入端与输出该第N错误信号之一输出端。8.如申请专利范围第5项所述之错误侦测电路,其中该D型正反器之该输出端系一正输出端。9.一种侦测在实施于一晶片内之一电路内之一错误之装置,包括:一错误资料储存单元,用以将实施于一晶片内之一电路分割成既定区域,且回应于复数个状态错误信号、一串列链信号、一锁住致能信号与一晶片错误信号而输出复数个错误信号,各状态错误信号系致能于当一错误发生于一相关既定区域时,如果该晶片无法正常操作时,该串列链信号系用以读取存于该晶片内之该些状态错误信号,且该锁住致能信号系决定是否要保留该些状态错误信号;以及一错误资料收集单元,其回应于该些错误信号而输出该晶片错误信号;其中,该错误资料储存单元系储存并输出该些状态错误信号之至少一个错误信号以特别指出哪一个既定区域系包括该错误。10.如申请专利范围第9项所述之装置,其中在一正常操作期间,该错误资料储存单元系输出该些状态错误信号之该至少一个错误信号以获得错误资讯。11.如申请专利范围第9项所述之装置,其中,在该晶片无法正常操作之一不正常操作期间,该错误资料储存单元系回应于该串列链信号而输出该些状态错误信号之该至少一个错误信号。12.如申请专利范围第9项所述之装置,其中该串列链信号系从该晶片外部所提供。13.如申请专利范围第9项所述之装置,其中,该错误资料储存单元包括复数个错误资料暂存器,各错误资料暂存器包括:一第一错误资料暂存器,其回应于一第一状态错误信号、该串列链信号、该锁住致能信号与该晶片错误信号而输出一第一错误信号;第二至第N-1错误资料暂存器,其回应于第二至第(N-1)状态错误信号、该串列链信号、该锁住致能信号、该晶片错误信号与该第一错误信号而分别输出第二至第(N-1)错误信号;以及一第N错误资料暂存器,其回应于第N状态错误信号、该串列链信号、该锁住致能信号、该晶片错误信号与该第(N-1)错误信号而输出第N错误信号,其中该第一状态错误信号、第二至第(N-1)状态错误信号与第N状态错误信号系包括于该些状态错误信号中。14.如申请专利范围第13项所述之装置,其中该第一错误资料暂存器包括:一NAND闸,回应于该锁住致能信号与该晶片错误信号而输出一控制信号;一多工器,回应于该串列链信号与该控制信号而选择该第一错误信号或该第一状态错误信号之一;以及一D型正反器,具有接收该多工器之一输出信号之一输入端与输出该第一错误信号之一输出端。15.如申请专利范围第14项所述之装置,其中该D型正反器之该输出端系一正输出端。16.如申请专利范围第13项所述之装置,其中该第二至第(N-1)错误资料暂存器之任一个包括:一NAND闸,回应于该锁住致能信号与该晶片错误信号而输出一控制信号;一多工器,回应于该串列链信号与该控制信号而选择该第一错误信号、该第二错误信号或该第二状态错误信号之一;以及一D型正反器,具有接收该多工器之一输出信号之一输入端与输出该第二错误信号之一输出端。17.如申请专利范围第16项所述之装置,其中该D型正反器之该输出端系一正输出端。18.如申请专利范围第13项所述之装置,其中该第N错误资料暂存器包括:一NAND闸,回应于该锁住致能信号与该晶片错误信号而输出一第N控制信号;一多工器,回应于该串列链信号与该第N-1控制信号而选择该第(N-1)错误信号、该第N错误信号或该第N状态错误信号之一;以及一D型正反器,具有接收该多工器之一输出信号之一输入端与输出该第N错误信号之一输出端。19.如申请专利范围第18项所述之装置,其中该D型正反器之该输出端系一正输出端。图式简单说明:第1图绘示根据本发明实施例之本发明之错误侦测电路之方块图;第2图绘示依照本发明一较佳实施例之第1图中之错误侦测电路之错误资料储存单元100之第一错误资料暂存器110之内部电路图;以及第3图系绘示依照本发明一较佳实施例之第二错误资料暂存器120-第N个错误资料暂存器140之任一个之内部电路图。 |
