| 主权项 |
1.一种延迟锁相回路装置,其系接收一参考时脉信号而产生复数个相位互异之输出时脉信号,该装置该包含:一受控延迟电路,由复数个受控延迟线串接而成,其中各受控延迟线系分别输出该等输出时脉信号;一相位侦测器,其系接收该参考时脉信号源以及电连接于该受控延迟电路之输出端,其系因应该参考时脉信号以及该等输出时脉信号中之一输出时脉信号间之相位关系而输出一调整信号;以及一控制电路,电连接于该相位侦测器与该等受控延迟线,其系因应该相位侦测器所输出该调整信号之变化而分别发出相对应之复数个控制信号至该等受控延迟线,而各受控延迟线系分别因应相对应控制信号所造成程度不同之延迟时间,进而输出该等相位互异之输出时脉信号。2.如申请专利范围第1项所述之延迟锁相回路装置,其中该等受控延迟线系分别由复数个延迟单元所串接而成。3.如申请专利范围第1项所述之延迟锁相回路装置,其中该相位侦测器系当该参考时脉信号之相位早于该输出时脉信号时输出一延迟减少调整信号,而当该参考时脉信号之相位晚于该输出时脉信号时则输出一延迟增加调整信号。4.如申请专利范围第1项所述之延迟锁相回路装置,其中当该控制电路接收到该调整信号时,每次仅对该等受控延迟线中之部份受控延迟线进行延迟时间之长短变化。5.如申请专利范围第1项所述之延迟锁相回路装置,其中每个受控延迟线系包含有复数个延迟单元。6.如申请专利范围第1项所述之延迟锁相回路装置,其中该控制电路系分别控制每个受控延迟线。7.如申请专利范围第1项所述之延迟锁相回路装置,其中每个受控延迟线系以一时间差距来做精密调整,而该时间差距系根据电路设计与电路布局的情况而决定。8.一种时脉信号产生方法,其包含下列步骤:接收一参考时脉信号;对该参考时脉信号进行一相位延迟处理,进而分别输出复数个相位互异之输出时脉信号;因应该参考时脉信号以及该等输出时脉信号中之一输出时脉信号间之相位关系而输出一调整信号;以及因应该调整信号之变化而分别对该等相位互异之输出时脉信号进行程度不同之延迟时间长短变化。9.如申请专利范围第8项所述之时脉信号产生方法,其中该等相位互异之输出时脉信号为四个相位互异之输出时脉信号。10.如申请专利范围第8项所述之时脉信号产生方法,其中当该参考时脉信号之相位早于该输出时脉信号时便输出一延迟减少调整信号,而当该参考时脉信号之相位晚于该输出时脉信号时则输出一延迟增加调整信号。11.如申请专利范围第8项所述之时脉信号产生方法,其中因应该调整信号之变化而每次仅对该等输出时脉信号中之部份输出时脉信号进行程度不同之延迟时间长短变化。12.如申请专利范围第8项所述之时脉信号产生方法,其中该时脉信号系以一时间差距来做精密调整,而该时间差距系根据电路设计与电路布局的情况而决定。13.一种用于核心逻辑晶片之延迟锁相回路装置,其系接收一参考时脉信号而产生复数个相位互异之输出时脉信号,该装置该包含:一受控延迟电路,由复数个受控延迟线串接而成,其中各受控延迟线系分别输出该等输出时脉信号;一相位侦测器,其系接收该参考时脉信号源以及电连接于该受控延迟电路之输出端,其系因应该参考时脉信号以及该等输出时脉信号中之一输出时脉信号间之相位关系而输出一调整信号;以及一控制电路,电连接于该相位侦测器与该等受控延迟线,其系因应该相位侦测器所输出该调整信号之变化而分别发出相对应之复数个控制信号至该等受控延迟线,而各受控延迟线系分别因应相对应控制信号所造成程度不同之延迟时间,进而输出该等相位互异之输出时脉信号。14.如申请专利范围第13项所述之延迟锁相回路装置,其中该等受控延迟线系分别由复数个延迟单元所串接而成。15.如申请专利范围第13项所述之延迟锁相回路装置,其中该相位侦测器系当该参考时脉信号之相位早于该输出时脉信号时输出一延迟减少调整信号,而当该参考时脉信号之相位晚于该输出时脉信号时则输出一延迟增加调整信号。16.如申请专利范围第13项所述之延迟锁相回路装置,其中当该控制电路接收到该调整信号时,每次仅对该等受控延迟线中之部份受控延迟线进行延迟时间之长短变化。17.如申请专利范围第13项所述之延迟锁相回路装置,其中每个受控延迟线系包含有复数个延迟单元。18.如申请专利范围第13项所述之延迟锁相回路装置,其中该控制电路系分别控制每个受控延迟线。19.如申请专利范围第13项所述之延迟锁相回路装置,其中每个受控延迟线系以一时间差距来做精密调整,而该时间差距系根据该核心逻辑晶片的电路设计与电路布局的情况而决定。图式简单说明:第一图(a):其系一核心逻辑晶片与一记忆体模组相连接之功能方块示意图。第一图(b):其系在双倍资料传送速率(DDR)之规格下,选通信号(strobe)与并列资料信号(TX_D)之理想波形示意图。第二图(a):其系四个相位两两相差90度之输出时脉信号之理想波形示意图。第二图(b):其系习用之延迟锁相回路装置功能方块示意图。第二图(c):其系在双倍资料传送速率(DDR)之规格下,利用习知手段所产生之选通信号(strobe)与并列资料信号(TX_D)之实际波形示意图。第三图:其系本案为改善习用缺失所发展出之较佳实施例方块示意图。第四图:其系本案实施例中关于计数値之分配表。第五图(a):其系本案用以产生SEL-data信号与SEL-strobe信号之逻辑电路示意图。第五图(b):其系本案装置所产生信号之波形示意图。第六图(a)(b)(c):其系分别为三种由本案较佳实施例装置根据参考时脉信号(CLK)所产生之信号波形示例图。 |
