| 主权项 |
1.一种同步半导体储存装置,其与一种系统计时信号同步操作,包括:第一反馈回路,其锁定一种定址资料信号;包括一个第一转换闸之第一锁定电路,其藉由该定址资料信号之第一反馈回路控制该锁定作用;第二反馈回路,其保留该第一反馈回路锁定之定址资料信号;具有一个第二转换闸之第二锁定电路,其藉由第一反馈回路所锁定之定址资料信号的第二反馈回路控制该保留作用;资料输入控制信号产生电路,其以该系统计时信号与控制信号为基准产生一种资料输入控制信号;以及锁定信号产生电路,其用以自该系统计时信号逻辑总和与该资料输入控制信号产生一种定址锁定信号,其中该定址锁定信号系输入第一转换闸以控制该定址资料信号之锁定作用;而该资料输入控制信号输入第二转换闸以控制由第一反馈回路所锁定之定址资料信号的保留作用。2.根据申请专利范围第1项之同步半导体储存装置,其中该控制信号包括一列定址选通信号、一行定址选通信号、一个可写入信号以及一个晶片选择信号。3.根据申请专利范围第2项之同步半导体储存装置,另外包括一个逻辑电路,其系用以产生以晶片选择信号与输入定址信号为基准而锁定之资料信号。4.根据申请专利范围第3项之同步半导体储存装置,其中该定址锁定信号产生电路所致之延迟时间等于该逻辑电路所致之延迟时间。5.根据申请专利范围第1项之同步半导体储存装置,其中该资料输入控制信号之下降边缘在同一循环之系统计时信号低期间内。6.根据申请专利范围第1项之同步半导体储存装置,其中该同步半导体储存装置包括数个第一锁定电路与数个第二锁定电路,如此同时锁定数个定址资料信号。7.根据申请专利范围第6项之同步半导体储存装置,其中该资料输入控制信号产生电路与该定址锁定信号产生电路各具有缓冲储存器功能。图式简单说明:图1显示一个输入资料保留电路之具体实例,其系用于根据本发明之分子半导体储存装置。图2系一个计时图,其显示用于图1所示输入资料保留电路中之信号波形的关系。图3显示一种用于本发明之输入缓冲储存器电路之范例结构。图4显示一种本发明之资料输入资料控制信号产生电路实例,其自一个控制信号与一个系统计时信号产生一个资料输入控制信号。图5显示一个用于本发明装置中之逻辑电路实例。图6显示若该资料输入控制信号之下降边缘位于后续回合之系统计时信号高期间,该定址锁定信号之下降边缘将延迟。图7显示用于根据本发明同步半导体储存装置时之数个具有保留功能的D型正反电路。图8显示一种习用输入锁定电路之范例结构。图9显示一种具有输入资料保留功能之习用输入资料保留电路范例结构。图10显示一种习用输入资料控制信号产生电路之范例结构。图11显示图9所示之习用输入资料保留电路的计时图。图12显示一种习用逻辑资料输入锁定电路之范例结构。图13显示一种具有保留功能之习用输入资料保留电路的范例结构。图14显示图13所示之习用输入资料保留电路的计时图。图15显示具有保留一种输入资料信号功能之习用输入锁定电路的其他范例结构。 |
