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Latenz-Zeitschaltung für ein S-DRAM (1), der durch ein hochfrequentes Taktsignal (CLK) getaktet wird, zur Erzeugung eines zeitverzögerten Datenfreigabe-Steuersignals für die zeitsynchrone Datenübergabe durch einen Datenpfad (38) des S-DRAM (1) mit mindestens einem steuerbaren Latenz-Zeitgenerator (47; 57) zur zeitlichen Verzögerung eines dekodierten Datenfreigabe-Steuersignals (PAW; PAR) mit einer einstellbaren Latenzzeit, gekennzeichnet durch, mindestens eine Vergleichsschaltung (106), die die Zykluszeit (t¶Zyklus¶) des hochfrequenten Taktsignals (CLK) mit einer vorgegebenen Ausdekodierzeit (t¶DEK¶) vergleicht und durch einen durch die Vergleichsschaltung (106) zuschaltbaren Signalverzögerungsschaltung zur Verzögerung des dekodierten Datenfeigabe-Steuersignals (PAW; PAR) mit einer vorgegebenen Verzögerungszeit, wobei die Signalverzögerungsschaltung (111) durch die Vergleichsschaltung (106) zugeschaltet (Add-Delay = 1) wird, wenn die Zykluszeit (t¶Zyklus¶) des Taktisignals in einem um die vorgegebenen Ausdekodierzeit (t¶DEK¶) gelegenen Grenz-Zeitbereich liegt.
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